專利名稱：14位集成電路dac電流源陣列版圖布局設計及方法
技術領域：
本發明涉及到D/A轉換器，特別是涉及到一種14位集成電路DAC電流源陣列版圖布局設計及方法。
背景技術：
DAC即數模轉換(Digital-to- Analog Converter),對該模塊的研究和應用主要集中在電流源結構的研究，其重點和難點在研究其不匹配性，電流源的版圖布局至關重要，直接影響該模塊的性能指標，其主要基于Foundry提供的0. 13um工藝梯度限制因素，由3. 3(V)的PM0SFET組成，它具有高轉換精度、頻率切換快、走線一致，線性度好，匹配程度高等優點，因而廣泛地應用于需要高靈敏度的雷達、通信、電子對抗等電子系統中。電流源匹配誤差在版圖設計中主要表現為
(1)隨機匹配誤差，隨機誤差是由匹配特性決定，取決于單位電流源的尺寸，通常盡可能增加單位電流源管子的尺寸以降低隨機匹配誤差給電路帶來的不利影響，但同時會讓電流源陣列具有較大的面積。隨著DAC精度的提高，電流源增多，面積隨之增大，陣列中的梯度誤差及溫度場誤差也會變得更加明顯，需要通過優化各電流源的排布順序，來彌補梯度誤差造成的非線性以及溫度場誤差的影響；
(2)兩維的梯度誤差，即X方向和Y方向的梯度誤差，且具有線性特性。在電流源陣列中，由于各單元、器件之間通過金屬連接，金屬連線存在電阻，沿著電源線方向，電壓存在一個梯度的變化，這個電壓梯度變化就會導致電流源電流產生梯度誤差(如圖I所示);
(3)溫度場誤差，芯片工作會散發熱量，使得芯片上的溫度以某一點為中心向四周逐漸降低，導致芯片各個電流源有一定的溫度場誤差，對大面積的電流源陣列而言，尤其明顯(如圖2所示)。要減少此種誤差的影響，需要各單元中心對稱分布，溫度場誤差也稱為對稱誤差。如圖3所示是傳統的電流源陣列版圖布局，其為5+5分段式結構，大多數設計者將LSB線的兩邊分別梯形布局高位線，且布局序列考慮了電流源的打開產生的對稱性誤差和梯度誤差，能在一定程度上減小管子失配，但是這種結構重在考慮平面結構上的對稱，未考空間分布，而且這種結構在轉換精度要求不是很高。在轉換精度在12位以上，這種結構就已經不能滿足高轉換精度、高速度的要求了。
發明內容
本發明的目的即在于克服現在技術的不足，提供一種14位集成電路DAC電流源陣列版圖布局設計及方法，在保證高轉換精度、高速度的同時，還能夠減小由于系統誤差和隨機誤差，造成的電流源陣列器件的失配，并使得DAC電路具有較好的單調性、失調誤差、微分和積分線性、無雜散動態范圍以及信噪比。本發明是通過以下技術方案來實現的14位集成電路DAC電流源陣列版圖布局設計，包括多個電流源整齊排布而成的主陣列，所述的主陣列按上下中線以及左右中線分成四個主象限，四個主象限分別為左上主象限、左下主象限、右上主象限和右下主象限，每個主象限再按上下中線以及左右中線各自再分成四個輔象限；
所述的左上主象限中位于左上的輔象限分為左半部分和右半部分，左半部分包括區域I 8，區域I 8分布方式是從左到右、由上到下分別為區域I、區域5、區域6、區域2、區域3、區域7、區域8以及區域4，所述的區域I 8是按電流源排布方式不同劃分，電流源包括6位高位線(MSB)和8位低位線(LSB)，即包括26_1條高位線和8條低位線，即為高位線I 63和低位線I 8，其中，高位線I 8分布在區域I，高位線9 16分布在區域2，高位線17 24分布在區域3，高位線25 32分布在區域4，高位線33 39分布在區域5，高位線40 47分布在區域6，高位線48 55分布在區域7，高位線56 63分布在區域8，所有區域中電流源都呈4X4陣列排布，區域I中的上半部分即為一個2X4陣列，其中中間兩列按先左后右、先上后下、數值由低到高的次序分布數值最小的四個高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區域I的中心點星型對稱，其余的區域除了區域5外，排布規律與區域I 一致，區域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規律與區域I 一致，右半部分的高位線分布與左半部分按所在輔象限的左右中線對稱；左上主象限的其余輔象限中，右上的輔象限的高位線分布與左上的輔象限按左上主象限的左右中線呈軸對稱，左下的輔象限的高位線分布與左上的輔象限按左上主象限的上下中線呈軸對稱，右下的輔象限的高位線分布與左上的輔象限按左上主象限的中心點呈中心對稱，如此，左上主象限中的四個輔象限的高位線分布即都按中心點星型對稱；
所述的左下主象限的高位線分布與左上主象限按主陣列的上下中線呈軸對稱，右上主象限的高位線分布與左上主象限按主陣列的左右中線呈軸對稱，右下主象限的高位線分布與左上主象限按主陣列的中心點呈中心對稱，如此，主陣列中四個主象限的高位線分布按中心點星型對稱；
所述的低位線I 8分布在主陣列中的空位處，主陣列中有空位的行列共有8行16列，按含有空位的行列計，偶數列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4。所述的高位線I 63和低位線I 8都為多個電流源PMOS管組合而成。所述的高位線I 63分別為分布在陣列中的64個電流源PMOS管組成，低位線I 8分別為1/2，1/4，1，2，4，8，16，32個標準電流源PMOS管組成，其中低位線I為1/2的常開管。所述的主陣列的四周布置有dummy保護器件，以減小邊緣效應以及電流源有效輸出阻抗影響；主陣列的左右中線布置有du_y保護器件。所述的低位線I即布置于主陣列左右中線上的Dummy管中的任意位置。
14位集成電路DAC電流源陣列版圖布局設計方法，包括以下步驟
(I)排布從左上角開始，規劃一個2X4區域陣列A，每個區域中都可以布置4X4電流源陣列，然后按從左到右、由上到下分別劃分為區域I、區域5、區域6、區域2、區域3、區域7、區域8以及區域4，其中，高位線I 8分布在區域I，高位線9 16分布在區域2，高位線17 24分布在區域3，高位線25 32分布在區域4，高位線33 39分布在區域5，高位線40 47分布在區域6，高位線48 55分布在區域7，高位線56 63分布在區域8，區域I中的上半部分即為一個2X4陣列，其中中間兩列按先左后右、先上后下、數值由低到高的次序分布數值最小的四個高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區域I的中心點星型對稱，其余的區域除了區域5外，排布規律與區域I 一致，區域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規律與區域I 一致；
(2)在陣列A的右邊布置一個與陣列A沿陣列A的右沿線對稱的陣列B；
(3)將陣列A和陣列B組合為陣列C，在陣列C的右邊布置一個與陣列C沿陣列C的右沿線對稱的陣列D，陣列C、D的下方都布置與他們各自下沿線對稱的陣列；
(4)將已經布置好的陣列組合成一個大陣列E，在陣列E的右邊布置一個與陣列E沿陣列E的右沿線對稱的陣列F，陣列E、F的下方都布置與他們各自下沿線對稱的陣列；
(5)開始剩下的空位處布置低位線，上述陣列中有空位的行列共有8行16列，按含有空位的行列計，偶數列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4 ；
(6)所有的電流源陣列組合為陣列G，陣列G的四周及左右中線位置布置dummy保護器件，低位線I布置在左右中線上的Drnnmy管中的任意位置。本發明的有益效果是具體是采用了樹型結構兩層次，兩維兩階對稱布局，每個層次相對獨立，每個象限相對獨立，在數字輸入代碼從全0逐步遞增到全I時電流源依次打開時，該結構能夠更好消除產生的梯度誤差、對稱性誤差以及工藝隨即誤差，并且具有良好的抗熱梯度效應，本發明具有較好的單調性、失調誤差、微分和積分線性、無雜散動態范圍以及信噪比。
圖I為線性梯度誤差示意 圖2為溫度場誤差示意 圖3為傳統的電流源陣列版圖布局 圖4為主陣列中主象限排布 圖5為左上主象限中低電位排布 圖6為左上主象限的左上輔象限的左半部分的區域分布 圖7為左上主象限的左上輔象限的左半部分的高位電流源分布 圖8為區域I 8的樹型 圖9為兩維對稱誤差補償原理 圖10為兩維梯度誤差補償原理 圖11為右上主象限的高位線分布 圖12為左下主象限的高位線分布 圖13為陣列中低位線的分布 圖14左上主象限電流源排布 圖15右上主象限電流源排布圖；、圖16左下主象限電流源排布 圖17右下主象限電流源排布 圖18為不同輸入譯碼的數字碼值的分布規律 圖19為本發明序列選取方法和SG序列選取方法的對比示例 圖20為譯碼過程中兩種選取方法對應的INL波動幅度 圖21為本發明的INL的MATLAB仿真 圖22為本發明的DNL的MATLAB仿真圖。
具體實施例方式下面結合實施例對本發明作進一步的詳細說明
14位集成電路DAC電流源陣列版圖布局設計，包括多個電流源整齊排布而成的主陣列，所述的主陣列按上下中線以及左右中線分成四個主象限，四個主象限分別為左上主象限、左下主象限、右上主象限和右下主象限(如圖4所示)。每個主象限再按上下中線以及左右中線各自再分成四個輔象限，如圖5所示，左上主象限中位于左上的輔象限分為左半部分和右半部分，左半部分包括區域I 8，區域I 8分布方式是從左到右、由上到下分別為區域I、區域5、區域6、區域2、區域3、區域7、區域8以及區域4 (如圖6所示)，所述的區域I 8是按電流源排布方式不同劃分，電流源包括6位最高有效位電流源(MSB)和8位最低有效位電流源(LSB)，即包括26_1條高位線和8條低位線，即為高位線I 63和低位線I 8，其中，高位線I 8分布在區域1，高位線9 16分布在區域2，高位線17 24分布在區域3，高位線25 32分布在區域4，高位線33 39分布在區域5，高位線40 47分布在區域6，高位線48 55分布在區域7，高位線56 63分布在區域8。如圖7所示，上述的區域I 8中電流源都呈4X4陣列排布，區域I中的上半部分即為一個2X4陣列，其中中間兩列按先左后右、先上后下、數值由低到高的次序分布數值最小的四個高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區域I的中心點星型對稱，其余的區域除了區域5外，排布規律與區域I 一致，區域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規律與區域I 一致，右半部分的高位線分布與左半部分按所在輔象限的左右中線對稱。電流源陣列的隨機誤差主要是由一些隨即因素，如制版偏差，光刻誤差以及摻雜濃度的隨即起伏造成，其結果是使匹配單元的特征屬性，如電流，壓降，阻值等呈隨機正態分布。系統誤差主要由電路結構，版圖結構或工藝加工中存在的一些特定因素造成，主要有以下四種梯度誤差，對稱誤差，邊緣效應和電流源有效輸出阻抗。上述的區域結構是采用樹型結構(如圖8)，層層打包。假設數字輸入信號依次遞增，首先區域I的高位線導通，然后區域2的高位線導通，區域2的高位線的輸出電流疊加在區域I的高位線電流之上。此時，由區域I的高位線引起的梯度誤差與區域2的梯度誤差相互抵消，然而兩區域引起的對稱性誤差不能抵消掉而是相互疊加。接著當區域3，4的高位線導通，同理，區域3，4的高位線引起的梯度誤差相互抵消，此區域3，4的高位線引起的對稱性誤差與區域1，2的高位線引起的對稱性誤差抵消掉，以此類推，隨著數字輸入尋列的遞增，某區域開關引起的梯度誤差會被下一區域開關的梯度誤差抵消掉，某區域 開關的對稱性會被下個區域開關的對稱性抵消掉。如圖9、圖10所示為兩維對稱誤差和梯度誤差補償原理圖。圖中可以看出，每個區域的高位線引起的梯度誤差分別自我抵消，如區域I中，高位線1，2，3，4，5，6，7，8導通，高位線I的對稱性差與高位線2的對稱性誤差抵消掉，并且在區域I中高位線都成對出現能降低系統隨即誤差。以此類推，其他區域也是如此。而且在各個區域中，各高位線管子分布都是關于原點，星型對稱，能夠降低由于應力，和熱梯度引起的管子失配。還有左上主象限的其余輔象限，右上的輔象限的高位線分布與左上的輔象限按左上主象限的左右中線呈軸對稱，左下的輔象限的高位線分布與左上的輔象限按左上主象限的上下中線呈軸對稱，右下的輔象限的高位線分布與左上的輔象限按左上主象限的中心點呈中心對稱，如此，左上主象限中的四個輔象限的高位線分布即都按中心點星型對稱。所述的左下主象限的高位線分布與左上主象限按主陣列的上下中線呈軸對稱(如圖12所示)，右上主象限的高位線分布與左上主象限按主陣列的左右中線呈軸對稱(如圖
11所示)，右下主象限的高位線分布與左上主象限按主陣列的中心點呈中心對稱(如圖12所示)，如此，主陣列中四個主象限的高位線分布按中心點星型對稱。所述的低位線I 8分布在主陣列中的空位處，主陣列中有空位的行列共有8行16列，如圖13，按含有空位的行列計，偶數列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4。本發明的高位線I 63和低位線I 8都為多個電流源PMOS管組合而成，所述的高位線I 63分別為分布在陣列中的64個電流源PMOS管組成；低位線I 8分別為1/2，1/4，1，2，4，8，16，32個標準電流源PMOS管組成，其中低位線I為1/2的常開管。所述的主陣列的四周布置有drnnrny保護器件，以減小邊緣效應以及電流源有效輸出阻抗影響；主陣列的左右中線布置有du_y保護器件。所述的低位線I即布置于主陣列左右中線上的Dummy管中的任意位置。本發明的主陣列四周布置有dummy保護器件，以減小邊緣效應以及電流源有效輸出阻抗影響。如圖14 17，14位集成電路DAC電流源陣列版圖布局設計方法，包括以下步驟
(I)排布從左上角開始，規劃一個2X4區域陣列A，每個區域中都可以布置4X4電流
源陣列，然后按從左到右、由上到下分別劃分為區域I、區域5、區域6、區域2、區域3、區域7、區域8以及區域4，其中，高位線I 8分布在區域I，高位線9 16分布在區域2，高位線17 24分布在區域3，高位線25 32分布在區域4，高位線33 39分布在區域5，高位線40 47分布在區域6，高位線48 55分布在區域7，高位線56 63分布在區域8，區域I中的上半部分即為一個2X4陣列，其中中間兩列按先左后右、先上后下、數值由低到高的次序分布數值最小的四個高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區域I的中心點星型對稱，其余的區域除了區域5外，排布規律與區域I 一致，區域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規律與區域I 一致；(2)在陣列A的右邊布置一個與陣列A沿陣列A的右沿線對稱的陣列B；
(3)將陣列A和陣列B組合為陣列C，在陣列C的右邊布置一個與陣列C沿陣列C的右沿線對稱的陣列D，陣列C、D的下方都布置與他們各自下沿線對稱的陣列；
(4)將已經布置好的陣列組合成一個大陣列E，在陣列E的右邊布置一個與陣列E沿陣列E的右沿線對稱的陣列F，陣列E、F的下方都布置與他們各自下沿線對稱的陣列；
(5)開始剩下的空位處布置低位線，上述陣列中有空位的行列共有8行16列，按含有空位的行列計，偶數列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4 ；
(6)所有的電流源陣列組合為陣列G，陣列G的四周及左右中線位置布置du_y保護器件，低位線I布置在左右中線上的Drnnmy管中的任意位置。本發明采用6+8分段式，為8位二進制權重和6位溫度解碼結構，需要標準電流源單元4422個，66行67列，其中環繞四周的dummy器件為326個，MSB線標準電流源單元4032個，LSB線電流源單元64個，選擇合適的編碼方式和電流源開關序列，能減小匹配誤差，兩個特征尺寸完全相同的MOS管飽和電流為
權利要求
1.14位集成電路DAC電流源陣列版圖布局設計，包括多個電流源整齊排布而成的主陣列，其特征在于所述的主陣列按上下中線以及左右中線分成四個主象限，四個主象限分別為左上主象限、左下主象限、右上主象限和右下主象限，每個主象限再按上下中線以及左右中線各自再分成四個輔象限； 所述的左上主象限中位于左上的輔象限分為左半部分和右半部分，左半部分包括區域I 8，區域I 8分布方式是從左到右、由上到下分別為區域I、區域5、區域6、區域2、區域3、區域7、區域8以及區域4，所述的區域I 8是按電流源排布方式不同劃分，電流源包括6位高位線(MSB)和8位低位線(LSB)，即包括26_1條高位線和8條低位線，即為高位線I 63和低位線I 8，其中，高位線I 8分布在區域I，高位線9 16分布在區域2，高位線17 24分布在區域3，高位線25 32分布在區域4，高位線33 39分布在區域5，高位線40 47分布在區域6，高位線48 55分布在區域7，高位線56 63分布在區域8，所有區域中電流源都呈4X4陣列排布，區域I中的上半部分即為一個2X4陣列，其中中間兩列按先左后右、先上后下、數值由低到高的次序分布數值最小的四個高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區域I的中心點星型對稱，其余的區域除了區域5外，排布規律與區域I 一致，區域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規律與區域I 一致，右半部分的高位線分布與左半部分按所在輔象限的左右中線對稱； 左上主象限的其余輔象限中，右上的輔象限的高位線分布與左上的輔象限按左上主象限的左右中線呈軸對稱，左下的輔象限的高位線分布與左上的輔象限按左上主象限的上下中線呈軸對稱，右下的輔象限的高位線分布與左上的輔象限按左上主象限的中心點呈中心對稱，如此，左上主象限中的四個輔象限的高位線分布即都按中心點星型對稱； 所述的左下主象限的高位線分布與左上主象限按主陣列的上下中線呈軸對稱，右上主象限的高位線分布與左上主象限按主陣列的左右中線呈軸對稱，右下主象限的高位線分布與左上主象限按主陣列的中心點呈中心對稱，如此，主陣列中四個主象限的高位線分布按中心點星型對稱； 所述的低位線I 8分布在主陣列中的空位處，主陣列中有空位的行列共有8行16列，按含有空位的行列計，偶數列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4。
2.根據權利要求I所述的14位集成電路DAC電流源陣列版圖布局設計，其特征在于所述的高位線I 63和低位線I 8都為多個電流源PMOS管組合而成。
3.根據權利要求I或2所述的14位集成電路DAC電流源陣列版圖布局設計，其特征在于所述的高位線I 63分別為分布在陣列中的64個電流源PMOS管組成，低位線I 8分別為1/2，1/4，1，2，4，8，16，32個標準電流源PMOS管組成，其中低位線I為1/2的常開管。
4.根據權利要求I所述的14位集成電路DAC電流源陣列版圖布局設計，其特征在于所述的主陣列的四周布置有dU_y保護器件，以減小邊緣效應以及電流源有效輸出阻抗影響。
5.根據權利要求I所述的14位集成電路DAC電流源陣列版圖布局設計，其特征在于所述的主陣列的左右中線位置布置有du_y保護器件。
6.根據權利要求I 5中任一個所述的14位集成電路DAC電流源陣列版圖布局設計，其特征在于所述的低位線I布置于主陣列左右中線上的Dummy管中的任意位置。
7.根據權利要求I所述的14位集成電路DAC電流源陣列版圖布局設計方法，其特征在于包括以下步驟 (1)排布從左上角開始，規劃一個2X4區域陣列A，每個區域中都可以布置4X4電流源陣列，然后按從左到右、由上到下分別劃分為區域I、區域5、區域6、區域2、區域3、區域.7、區域8以及區域4，其中，高位線I 8分布在區域I，高位線9 16分布在區域2，高位線17 24分布在區域3，高位線25 32分布在區域4，高位線33 39分布在區域5，高位線40 47分布在區域6，高位線48 55分布在區域7，高位線56 63分布在區域8，區域I中的上半部分即為一個2X4陣列，其中中間兩列按先左后右、先上后下、數值由低到高的次序分布數值最小的四個高位線即高位線I 4，邊上兩列也是按先左后右、先上后下、數值由低到高的次序分布剩余的高位線即高位線5 8，下半部分與上半部分按區域I的中心點星型對稱，其余的區域除了區域5外，排布規律與區域I 一致，區域5中的左上角和右下角為空位，其他分布高位線，其高位線分布規律與區域I 一致； (2)在陣列A的右邊布置一個與陣列A沿陣列A的右沿線對稱的陣列B； (3)將陣列A和陣列B組合為陣列C，在陣列C的右邊布置一個與陣列C沿陣列C的右沿線對稱的陣列D，陣列C、D的下方都布置與他們各自下沿線對稱的陣列； (4)將已經布置好的陣列組合成一個大陣列E，在陣列E的右邊布置一個與陣列E沿陣列E的右沿線對稱的陣列F，陣列E、F的下方都布置與他們各自下沿線對稱的陣列； (5)開始剩下的空位處布置低位線，上述陣列中有空位的行列共有8行16列，按含有空位的行列計，偶數列中的空位布置低位線8，第3、7、11、15列的空位布置低位線7，第5、13列的空位布置低位線6，第I列的第I行中空位布置低位線3，第9列的第I行中空位布置低位線2，第1、9列的第4、8行的空位布置低位線5，剩下的空位布置低位線4 ； (6)所有的電流源陣列組合為陣列G，陣列G的四周及左右中線位置布置du_y保護器件，低位線I布置在左右中線上的Du_y管中的任意位置。
全文摘要
本發明公開了一種14位集成電路DAC電流源陣列版圖布局設計及方法，包括多個電流源整齊排布而成的主陣列，所述的主陣列按上下中線以及左右中線分成四個主象限，四個主象限的電流源陣列排列按中心呈星型對稱，主象限也按上下中線以及左右中線分成四個輔象限，每個主象限中的四個輔象限也按中心呈星型對稱。具體是采用了樹型結構兩層次，兩維兩階對稱布局，每個層次相對獨立，每個象限相對獨立，在數字輸入代碼從全0逐步遞增到全1時電流源依次打開時，該結構能夠更好消除產生的梯度誤差、對稱性誤差以及工藝隨即誤差，并且具有良好的抗熱梯度效應，本發明具有較好的單調性、失調誤差、微分和積分線性、無雜散動態范圍以及信噪比。
文檔編號H03M1/66GK102638270SQ20121010303
公開日2012年8月15日 申請日期2012年4月10日 優先權日2012年4月10日
發明者張其軍 申請人:成都國騰電子技術股份有限公司