專利名稱：基于門控振蕩器的超高速突發模式時鐘恢復電路的制作方法
技術領域：
本發明涉及超高速突發模式的時鐘數據恢復技術與電路設計，尤其適用于萬兆以太無源光網絡系統的突發模式光接收機。
背景技術：
隨著全球信息化浪潮的不斷推進，用戶對帶寬的需求與日俱增。基于無源光網絡技術的光纖接入技術兼有容量與成本的巨大優勢，被列為各國國家信息化發展戰略的重要組成部分。2009年9月，IEEE 802. 3av標準發布，即萬兆以太無源光網絡(10Gb/s Ethernet Passive Optical Network, IOG- EPON)標準發布,成為最受關注的未來網絡寬帶接入技術。IOG EPON系統采用了點到多點的樹形網絡拓撲結構，單個光線路終端通過無源光分路器/光耦合器與N個光網絡單元相連接，所有的光網絡單元以時分復用的方式共享同一條上行信道，每個光網絡單元只能在指定的時間窗口內發送數據。由于各個光網絡單元到達光線路終端的距離不同，信道衰減與延時亦各不相同，在接收端所收到的來自不同光網絡單元的數據相位差在
技術問題本發明的目的是設計并實現一種基于門控振蕩器的超高速突發模式時鐘恢復電路，使之可用于10G-EP0N上行信道中的光突發模式時鐘恢復電路，要求能夠接收數據速率為lOGbit/s，突發時鐘恢復時間〈40比特。技術方案為解決前述技術問題，本發明設計并實現了一種超高速突發模式時鐘恢復技術與電路，所述電路包括門控振蕩器、4分頻器、鑒頻器、電荷泵、低通濾波器、內部時鐘緩沖器器和半速率數據恢復電路
其中，門控振蕩器兩個輸入端為輸入數據信號和電壓控制信號，生成相位與輸入數據信號對齊的時鐘信號，并連接至內部時鐘緩沖器器的輸入端，內部時鐘緩沖器器具有比門控振蕩器更強的驅動能力，它的輸出即為恢復出的時鐘信號；恢復出的時鐘信號同時也作為4分頻器的輸入信號與半速率數據恢復電路的輸入時鐘；
4分頻器對恢復的時鐘信號CR，進行4分頻處理，輸出為正交的分頻信號，接鑒頻器的輸入端；
鑒頻器的作用是將4分頻器生成的正交信號與參考時鐘信號進行頻率比較，輸出上升指示信號與下降指示信號；
電荷泵的輸入為輸出上升指示信號與下降指示信號，輸出接低通濾波器的輸入；低通濾波器的輸出為門控振蕩器的控制信號；
半速率數據恢復電路中的數據輸入為整個電路的輸入數據信號，經過重定時與整形放大操作，輸出恢復的數據信號。門控振蕩器是由第一至第四共計四個門單元電路環形連接實現，此四個門單元電路的結構基于同或/異或門，具體連接方式是
第一門單元電路連接成同或門形式，它的一個輸入為前端光接收機輸出的數據，另一個輸入為第四單元電路的輸出；
第二門單元電路連接成異或門形式，它的一個輸入為前端光接收機輸出的數據，另一個輸入為第一單兀電路的輸出；
第三門單元電路連接成異或門形式，它的一個輸入接地，另一個輸入為第二單元電路的輸出；
第四門單元電路連接成異或門形式，它的一個輸入接地，另一個輸入為第三單元電路的輸出；
所有四個門單元電路的控制端都連接到控制電壓，在控制電壓的調節下，所有四個門單元電路的電路延時都相等；
當數據為連續的‘0’時，第二、第三、第四門單元電路工作在反相器模式而第一門單元電路工作在緩沖模式；此門控振蕩器的工作方式相當于一個環形振蕩器，當數據為連續的 ‘I’時，第一、第三、第四門單元電路工作在反相器模式而第二門單元電路工作在緩沖模式； 此門控振蕩器的工作方式也相當于一個環形振蕩器；而當數據在‘0’和‘I’之間翻轉時，此門控振蕩器的輸出波形的相位將在數據的牽引作用下迅速對齊數據相位；
本發明中所設計的門控振蕩器結構不存在停止振蕩與起振狀態的轉換，振蕩器的中心頻率為數據速率的一半，即5GHZ，使得改進后的振蕩器更適用于高速數字信號傳輸。門控振蕩器、4分頻器、鑒頻器、電荷泵、低通濾波器、內部時鐘緩沖器器構成一僅對頻率誤差敏感，而對相位誤差不敏感的鎖頻環路，使得門控振蕩器的振蕩頻率與實際數據頻率偏差必須在允許的范圍之內
I ZgKff —/o K Jo ^ 。鑒頻器包括第一 D觸發器，第二 D觸發器，第三D觸發器，第一與門，以及第二與門，具體連接方式是
第一 D觸發器的數據輸入端連接I路輸入信號，時鐘輸入端連接參考時鐘，同向輸出端連接第三D觸發器的數據輸入端，反向輸出端可懸空；第二 D觸發器的數據輸入端連接Q 路輸入信號，時鐘輸入端連接參考時鐘，同向輸出端連接第三D觸發器的時鐘輸入端；第一與門的兩個輸入端分別連接第三D觸發器的同相輸出端與第二觸發器的反向輸出端,輸出為上升指示信號；第二與門的兩個輸入端分別連接第三D觸發器的反相輸出端與第二觸發器的反向輸出端，輸出為下降指示信號。電荷泵的負載為電流鏡結構，通過折疊鏡像處理，可以有效展寬電荷泵的輸出電壓變化范圍，電荷泵采用了單端輸出；
低通濾波器則采用了二階H型RC低通濾波器，使用CMOS工藝實現單片集成。根據恢復出的時鐘信號，半速率數據恢復電路對數據進行重定時，生成恢復的數據信號。有益效果本發明設計了一種超高速突發模式時鐘恢復電路，可以在〈5比特的時間內恢復出與接收數據同步的時鐘信號，所述電路可以在CMOS工藝上實現單片集成，實際的流片驗證證明可以工作在lOGbit/s的數據速率上；與背景技術中所述的其它相同功能的電路相比，所述電路具有低成本、低功耗、高速率等優點。
圖I為傳統的突發模式恢復法I過采樣法恢復電路結構；
圖2為傳統的突發模式恢復法2門控振蕩器法時鐘恢復電路結構；
圖3為本發明所述超高速突發模式時鐘恢復電路結構；
圖4為本發明所述的門控振蕩器；
圖5a為時鐘相位滯后于數據時所述振蕩器的輸出波形；
圖5b為時鐘相位超前于數據時所述振蕩器的輸出波形，
圖6為所述門控振蕩器中采用的基于同或/異或門的門單元電路的一種實現方法；
圖7為本發明所述的鑒頻器電路結構。
具體實施例方式本發明提供的一種超高速突發模式時鐘恢復技術與電路。下面結合附圖來詳細描述本發明，改進的高速突發時鐘恢復電路如圖3所示，包括門控振蕩器Xl、4分頻器X2、鑒頻器X3、電荷泵X4、低通濾波器X5、內部時鐘緩沖器器X6 和半速率數據恢復電路X7。與圖2所示的門控振蕩器法時鐘恢復電路相比，本發明所述的電路只含有一個基于異或/同或門的門控振蕩器XI。此改進后的門控振蕩器Xl不存在停止與振蕩狀態的轉換，振蕩頻率為數據速率的一半，即5GHz，使得改進后的振蕩器更適用于高速數字信號傳輸；由改進后的門控振蕩器XI、4分頻器X2、鑒頻器X3、電荷泵X4、低通濾波器X5、內部時鐘緩沖器器X6取代了參考鎖相環，避免了振蕩器失配所引入的頻率誤差。
門控振蕩器Xl結構如圖4所示，由四個基于XN0R/X0R單元的門單元電路， Celll-4環形連接構成，門單元電路應該采用全差分形式的結構，使得在相同的控制電壓 Vctrl下，每個門單元電路的延時完全相等，圖5改出了門單元電路的一種實現方式，此時門單元電路連接成異或門形式，僅僅交換兩個輸出端口，此門門單元電路就連接成了同或門形式。門控振蕩器Xl的具體連接方式為
第一門單元電路Celll連接成同或門形式，它的一個輸入為前端光接收機輸出的數據，另一個輸入為第四單兀電路Cell4的輸出，輸出信號命名為A ；
第二門單元電路Cell2連接成異或門形式，它的一個輸入為前端光接收機輸出的數據，另一個輸入為第一單兀電路Celll的輸出，輸出信號命名為B ；
第三門單元電路Cell3連接成異或門形式，它的一個輸入接地，另一個輸入為第二單元電路Cell2的輸出，輸出信號命名為C ；
第四門單元電路Cell4連接成異或門形式，它的一個輸入接地，另一個輸入為第三單元電路Cell3的輸出，輸出信號命名為D ;
當數據為連續的‘0’時，第二、第三、第四門單元電路，Cell2, Cell3, Cell4工作在反相器模式而第一門單元電路Celll工作在緩沖模式；此門控振蕩器Xl的工作方式相當于一個環形振蕩器，當數據為連續的‘I’時，第一、第三、第四門單元電路，Celll，Cell3，Cell4工作在反相器模式而第二門單元電路Cel 12工作在緩沖模式；此門控振蕩器Xl的工作方式也相當于一個環形振蕩器；
當輸入數據翻轉，從‘0’變為‘I’或者從‘I’變為‘0’時，第一門單元電路Celll的輸出信號A的極性發生變化(由充電變成放電或反之)。若信號A在數據翻轉時刻電平位于中心電平處，則信號A僅發生180°的相移，而充放電時間不變；由于第二門單元電路Cell2的兩個輸入同時發生翻轉，信號B保持相位的連續，信號C、信號D也同樣保持相位連續。若輸出時鐘滯后于輸入數據(圖5a),信號A發生極性翻轉時其電平尚未到達中心電平，這就使得在A點接下來發生的充電或者放電時間變短，信號B的充放電時間同樣會變短，振蕩器相位變化被加速，追上輸入數據。反之，若輸出時鐘超前于輸入數據(圖5a)，信號A在時鐘極性翻轉前，其電平已經越過了中心電平，這就使得在信號A與信號B接下來發生的充電或者放電時間變長，振蕩速度變緩直至鎖定于輸入數據。
門控振蕩器Xl、4分頻器X2、鑒頻器X3、電荷泵X4、低通濾波器X5、內部時鐘緩沖器器 X6構成一僅對頻率誤差敏感，而對相位誤差不敏感的鎖頻環路，用于保證門控振蕩器Xl的振蕩頻率與實際數據頻率偏差必須在允許的范圍之內
式中，/d為實際傳輸信號的半速率，即10. 3125GHz/2, Ncm為被傳輸的非歸零NRZ碼中允許的最長連續相同數字,/μ 為門控振蕩器Xl的振蕩頻率。鑒頻器X3的電路結構如附圖7所示，包括第一 D觸發器D-FF1，第二 D觸發器 D-FF2,第三D觸發器D-FF3，第一與門AND1，以及第二與門AND2。具體連接方式是
第一 D觸發器D-FFl的數據輸入端連接I路輸入信號DivI，時鐘輸入端連接參考時鐘RefClk,同向輸出端連接第三D觸發器D-FF3的數據輸入端，反向輸出端可懸空；第二 D觸發器D-FF2的數據輸入端連接Q路輸入信號DivQ，時鐘輸入端連接參考時鐘RefClk，同向輸出端連接第三D觸發器D-FF3的時鐘輸入端；第一與門ANDl的兩個輸入端分別連接第三 D觸發器D-FF3的同相輸出端與第二觸發器的反向輸出端,輸出為上升指不信號UP ;第二與門AND2的兩個輸入端分別連接第三D觸發器D-FF3的反相輸出端與第二觸發器的反向輸出端，輸出為下降指示信號DN。當分頻后的正交信號DivI與DivQ的頻率高于參考頻率時，上升指示信號UP為占空比接近50%的方波，而下降指示信號DN為低電平；當分頻后的正交信號的頻率低于參考頻率時，上升指示信號UP為低電平，DN為占空比接近50%的方波；而當下降指示信號DN為低電平；而當正交信號的頻率與參考頻率相等時，UP信號與DN信號均為低電平。電荷泵X4的負載采用電流鏡結構；通過折疊鏡像處理，可以有效展寬CP的輸出電壓變化范圍，電荷泵X4的輸出采用單端形式；低通濾波器X5則采用了二階P型RC低通濾波器，基于CMOS工藝實現了單片集成，為了節約芯片面積，可以使用NMOS晶體管等效電容。 當且僅當UP信號為高時，電荷泵X4提供一充電電流，低通濾波器X5的輸出電壓即門控振蕩器的控制電壓升高，恢復出的時鐘頻率下降；反之，當且僅當DN信號為高時，電荷泵X4提供一放電電流，低通濾波器X5的輸出電壓即門控振蕩器的控制電壓降代，恢復出的時鐘頻率升高。根據恢復出的時鐘信號,半速率數據恢復電路X7對數據進行重定時，生成恢復的數據信號。
權利要求
1.一種基于門控振蕩器的超高速突發模式時鐘恢復電路，用于從突發的初始時鐘相位未知的數字信號中恢復出時鐘信號并且重生出恢復的數據信號，所述電路包括門控振蕩器(Xl)、4分頻器(X2)、鑒頻器(X3)、電荷泵(X4)、低通濾波器(X5)、內部時鐘緩沖器器 (X6)和半速率數據恢復電路(X7)其中，門控振蕩器(Xl)兩個輸入端為輸入數據信號(Data)和電壓控制信號(Vctrl )， 生成相位與輸入數據信號(Data)對齊的時鐘信號，并連接至內部時鐘緩沖器(X6)的輸入端，內部時鐘緩沖器(X6)具有比門控振蕩器(Xl)更強的驅動能力，它的輸出即為恢復出的時鐘信號(ClkOut);恢復出的時鐘信號(ClkOut)同時也作為4分頻器的輸入信號與半速率數據恢復電路(X7)的輸入時鐘；4分頻器(X2)對恢復的時鐘信號CR，進行4分頻處理，輸出為正交的分頻信號，接鑒頻器(X3)的輸入端；鑒頻器(X3)的作用是將4分頻器生成的正交信號與參考時鐘信號(RefClk)進行頻率比較，輸出上升指示信號(UP)與下降指示信號(DN)到電荷泵(X4)；電荷泵(X4)的輸入為輸出上升指示信號(UP)與下降指示信號(DN)，輸出接低通濾波器(X5)的輸入；低通濾波器(X5)的輸出為門控振蕩器(Xl)的控制信號(Vctrl)；半速率數據恢復電路(X7)中的數據輸入為整個電路的輸入數據信號(Data)，經過重定時與整形放大操作，輸出恢復的數據信號(DataOut)。
2.如權利要求I所述的基于門控振蕩器的超高速突發模式時鐘恢復電路，其特征在于門控振蕩器(Xl)是由四個門單元電路環形連接實現，此四個門單元電路的結構基于同或 /異或門，具體連接方式是第一門單元電路(Celll)連接成同或門形式，它的一個輸入為前端光接收機輸出的數據，另一個輸入為第四單元電路(Cell4)的輸出；第二門單元電路(Cell2)連接成異或門形式，它的一個輸入為前端光接收機輸出的數據，另一個輸入為第一單兀電路(Celll)的輸出；第三門單元電路(Cell3)連接成異或門形式，它的一個輸入接地，另一個輸入為第二單元電路(Cel 12)的輸出；第四門單元電路(Cell4)連接成異或門形式，它的一個輸入接地，另一個輸入為第三單元電路(Cel 13)的輸出；以上四個門單元電路的控制端都連接到控制電壓Vctrl，在控制電壓Vctrl的調節下， 所有四個門單元電路的電路延時都相等；當數據為連續的‘0’時，第二、第三、第四門單元電路工作在反相器模式而第一門單元電路(Celll)工作在緩沖模式；此門控振蕩器(Xl)的工作方式相當于一個環形振蕩器， 當數據為連續的‘I’時，第一、第三、第四門單元電路工作在反相器模式而第二門單元電路 (Cell2)工作在緩沖模式；門控振蕩器(Xl)的工作方式也相當于一個環形振蕩器；而當數據在‘0’和‘I’之間翻轉時，門控振蕩器(Xl)的輸出波形的相位將在數據的牽引作用下迅速對齊數據相位。
3.如權利要求2所述的基于門控振蕩器的超高速突發模式時鐘恢復電路，其特征在于所述門控振蕩器(Xl)的中心振蕩頻率為數入數據速率的一半。
4.如權利要求I所述的基于門控振蕩器的超高速突發模式時鐘恢復電路，其特征是門控振蕩器(Xl)、4分頻器(X2)、鑒頻器(X3)、電荷泵(X4)、低通濾波器(X5)、內部時鐘緩沖器(X6)構成一僅對頻率誤差敏感，而對相位誤差不敏感的鎖頻環路(BI)，用于保證門控振蕩器(Xl)的振蕩頻率與實際數據頻率偏差必須在允許的范圍之內I Jwao — Jo Jo ^ 2os式中，/d為實際傳輸信號的半速率，即10. 3125GHz/2, Ncm為被傳輸的非歸零NRZ碼中允許的最長連續相同數字，/sm 為門控振蕩器(Xl)的振蕩頻率。
5.如權利要求I或4所述的基于門控振蕩器的超高速突發模式時鐘恢復電路，其特征是鑒頻器(X3)包括第一 D觸發器(D-FFl )，第二 D觸發器(D-FF2)，第三D觸發器(D-FF3)， 第一與門(ANDl)，以及第二與門(AND2)，具體連接方式是第一 D觸發器(D-FFl)的數據輸入端連接I路輸入信號(DivI )，時鐘輸入端連接參考時鐘(RefClk)，同向輸出端連接第三D觸發器(D-FF3)的數據輸入端，反向輸出端可懸空； 第二 D觸發器(D-FF2)的數據輸入端連接Q路輸入信號(DivQ)，時鐘輸入端連接參考時鐘 (RefClk)，同向輸出端連接第三D觸發器(D-FF3)的時鐘輸入端；第一與門(AND1)的兩個輸入端分別連接第三D觸發器(D-FF3)的同相輸出端與第二觸發器的反向輸出端，輸出為上升指示信號(UP);第二與門(AND2)的兩個輸 入端分別連接第三D觸發器(D-FF3)的反相輸出端與第二觸發器的反向輸出端，輸出為下降指不信號(DN)。
6.如權利要求I或4所述的基于門控振蕩器的超高速突發模式時鐘恢復電路，其特征是電荷泵(X4)的負載為電流鏡結構，通過折疊鏡像處理，展寬電荷泵的輸出電壓變化范圍， 電荷泵(X4)的輸出采用單端形式。
7.如權利要求I和4所述的基于門控振蕩器的超高速突發模式時鐘恢復電路，其特征是低通濾波器(X5)采用二階型RC低通濾波器，基于CMOS工藝實現單片集成，使用NMOS 晶體管等效電容以節省芯片面積。
全文摘要
本發明提供了一種超高速突發模式時鐘恢復電路，所述的超高速突發模式時鐘恢復電路包括門控振蕩器、4分頻器、鑒頻器、電荷泵、低通濾波器、內部時鐘緩沖器器和半速率數據恢復電路，其特征是門控振蕩器的輸出時鐘受到輸入數據的牽引作用，當有數據翻轉時，可在數個比特時間內從任意相位的輸入數據中恢復出相位對齊于數據相位的時鐘信號；4分頻器、鑒頻器、電荷泵、低通濾波器、內部時鐘緩沖器器分析輸出時鐘信號頻率與參考頻率的關系，為門控振蕩器提供控制信號，半速率數據恢復電路根據恢復后時鐘信號對數據進行重定時，生成恢復的數據信號。所述電路適用于光纖通信系統，特別是以萬兆以太網無源光網絡技術為代表的突發模式光通信系統。
文檔編號H03L7/08GK102611440SQ201210063200
公開日2012年7月25日 申請日期2012年3月12日 優先權日2012年3月12日
發明者單錫城, 宋立桃, 朱恩, 林葉, 顧皋蔚 申請人:東南大學