專利名稱：延遲鎖相回路與延遲鎖相方法
技術領域：
本發明涉及一種延遲鎖相回路以及延遲鎖相方法，更具體地說，指一種于一個或多個延遲回路中利用正常及/或較低頻率的延遲鎖相回路、延遲鎖相方法、以及延遲鎖相更新方法。
背景技術：
圖I為公知延遲鎖相回路100。如圖所示，延遲鎖相回路100包含一可控制延遲線103、一相位檢測器以及一延遲控制電路107。可控制延遲線103依據延遲控制電路107所產生的一控制信號CS,以延遲輸入信號IS而產生一輸出信號OS。相位檢測器105檢測輸入信號IS(于本例中為一時鐘信號)的相位，以及檢測輸出信號OS的相位，以決定兩者之間的相位關系(即，相位領先或是落后)，從而產生一相位檢測結果。該相位檢測結果將被傳送至延遲控制電路107，而延遲控制電路107可依據該相位檢測結果來控制可控制延遲·線103的延遲量。通過這般方式，可得到一個具有所期望的相位資訊的輸出信號OS。除了以上的裝置，延遲鎖相回路100可能還包含多個緩沖器，用來進行信號同步，例如，緩沖器101、109、111以及113。于此例中，緩沖器101可用以緩沖輸入信號IS，緩沖器113可緩沖輸出信號OS，緩沖器109為一復制時鐘緩沖器，以及緩沖器111為一復制輸出信號緩沖器。然而，若是延遲鎖相回路100操作于高頻，則相對地功率耗損也高，但若是延遲鎖相回路100操作于低頻，則具有較大的正向路徑延遲。此即為延遲鎖相回路100設計上的取舍。
發明內容
有鑒于此，本發明的一目的在于提供一種具有操作于不同頻率的延遲回路的延遲鎖相回路。因此，無論何時均可利用較低的頻率來維持延遲鎖像回路的鎖定以降低功耗。本發明的一實施例揭露一種延遲鎖相回路，其包含有第一延遲回路，用以延遲一輸入信號以產生一第一輸出信號；一第二延遲回路，用以對該輸入信號除頻并且延遲該輸入信號，進而產生一第二輸出信號，其中該第一輸出信號的頻率高于該第二輸出信號的頻率；一相位檢測器，用以接收該輸入信號、一第一延遲輸出信號以及一第二延遲輸出信號，來選擇性地檢測該第一延遲輸出信號與該第二延遲輸出信號中的一者以及該輸入信號的相位，進而產生一相位檢測結果，其中該第一延遲輸出信號與該第二延遲輸出信號分別依據該第一輸出信號與該第二輸出信號而產生；以及一延遲控制電路，用以依據該相位檢測結果來產生一第一延遲控制信號與一第二延遲控制信號，其中該第一延遲控制信號與該第二延遲控制信號分別被傳送至該第一延遲回路與該第二延遲回路，進而控制該第一延遲回路與該第二延遲回路的延遲量。本發明的另一實施例揭露一種延遲鎖相方法，該方法用于一延遲鎖相回路。該延遲鎖相回路包含有一第一延遲回路以及一第二延遲回路，并且，該方法包含利用該第一延遲回路來延遲一輸入信號以產生一第一輸出信號；利用該第二延遲回路來對該輸入信號除頻并且延遲該輸入信號，進而產生一第二輸出信號，其中該第一輸出信號的頻率高于該第二輸出信號的頻率；選擇性地檢測該第一延遲輸出信號與該第二延遲輸出信號中的一者以及該輸入信號的相位，進而產生一相位檢測結果，其中該第一延遲輸出信號與該第二延遲輸出信號分別依據該第一輸出信號與該第二輸出信號而產生；以及依據該相位檢測結果來產生一第一延遲控制信號與一第二延遲控制信號，其中該第一延遲控制信號與該第二延遲控制信號分別被傳送至該第一延遲回路與該第二延遲回路，進而控制該第一延遲回路與該第二延遲回路的延遲量。由上述實施例可知，兩個操作于不同頻率的延遲回路將會被運用在同一個延遲鎖相回路。操作于較高頻率的延遲回路可用來進行初始化，令正向路徑延遲得以最小化。此夕卜，由于操作于較低頻率的延遲回路于初始化后被使用，進而降低功耗。
圖I為公知延遲鎖相回路的電路圖。·圖2為本發明的第一實施例的延遲鎖相回路的電路圖。圖3為本發明的第二實施例的延遲鎖相回路的電路圖。圖4為本發明的一實施例的延遲鎖相方法的流程圖。其中，附圖標記說明如下100,200延遲鎖相回路101、111、109、113緩沖器103、219、225延遲線105、207相位檢測器107、209延遲控制電路201工作周期調整電路203、205延遲回路211初始化控制電路213延遲模組215工作周期控制電路217門電路220時鐘輸出驅動器221接點223除頻器227虛擬負載
具體實施例方式在說明書及之前的權利要求當中使用了某些詞匯來指稱特定的元件。本領域的技術人員應可理解，硬件制造商可能會用不同的名詞來稱呼同一個元件。本說明書及之前的權利要求并不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及之前的權利要求當中所提及的「包含」為一開放式的用語，故應解釋成「包含但不限定于」。此外，「耦接」一詞在此包含任何直接及間接的電連接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電連接于該第二裝置，或通過其他裝置或連接手段間接地電連接至該第二裝置。圖2為本發明的第一實施例的延遲鎖相回路200的電路圖。如圖所示，延遲鎖相回路200包含有一第一延遲回路203、一第二延遲回路205、一相位檢測器207以及一延遲控制電路209。第一延遲回路203耦接于一接點221，并且于工作周期調整電路201調整工作周期(Duty cycle)之后，延遲一輸入信號IS,進而產生一第一輸出信號OSltj第二延遲回路205耦接于一虛擬負載(drnnrny load)，并且于工作周期調整后，除頻輸入信號IS以及延遲輸入信號is,進而產生一第二輸出信號0S2。相位檢測器207接收輸入信號IS、一第一延遲輸出信號DOS1以及一第二延遲輸出信號DOS2,以選擇性地檢測第一延遲輸出信號DOS1與第二延遲輸出信號DOS2中的一者以及輸入信號IS的相位,進而產生一相位檢測結果。其中，通過延遲模組213,將可延遲第一輸出信號OS1以及第二輸出信號OS2,以分別產生第一延遲輸出信號DOS1與第二延遲輸出信號D0S2。延遲控制電路209依據該相位檢測結果而產生延遲控制信號DCS1與DCS2。延遲控制信號DCS1與DCS2會被傳送至第一延遲回路203·以及第二延遲回路205，進而控制第一延遲回路201與第二延遲回路203所提供的延遲量。于本實施例中，延遲控制信號DCS1與DCS2將分別被傳送至可控制延遲線219與225。延遲控制信號DCS1與DCS2可能為完全相同的信號，這是為了令第一延遲回路203 (全速)以及第二延遲回路205(降頻)得以同時鎖住相位，從而使得控制邏輯簡化與功率耗損降低。另外一種方式，DCS1與DCS2可具有內建選項以供tAC/tDQSCK可調整延遲。tAC/tDQSCK可調整延遲的意義可參考動態隨機存取存儲器(Dynamic Random Access Memory, DRAM)的規格說明書，關于從輸出DQ的前沿到最近的外部時鐘前沿的時序差異部分。亦即，輸出至外部時鐘邊緣時序的可調整延遲。如此可提升良率，避免大量生產時所帶來的可能誤差。延遲鎖相回路200可能進一步包含一時鐘輸出驅動器220，其系設置于接點221之前，可用來驅動傳輸至接點221的時鐘信號。時鐘輸出驅動器220的延遲量應該與延遲模組213的延遲量相同。工作周期調整電路201由工作周期控制電路215所控制，于本實施例中，工作周期控制電路215接收第一輸出信號OS:。如此一來,工作周期控制電路215可依據第一輸出信號OS1來控制工作周期調整電路201，進而調整輸入信號IS的工作周期。如此一來，因為第一輸出信號OS1被用于進行工作周期控制，便可于全速狀態下，完成實時(real time)工作周期校正。于本實施例中，為了達到同步，輸入信號IS在工作周期調整前，也會被傳輸至相位檢測器207。第一延遲回路203包含一門電路217以及一可控制延遲線219。門電路217可被一控制信號CS控制，進而開啟或者是關閉。控制信號CS可被一控制電路所產生(如，初始化控制電路211，但并不限定于此電路)。在工作周期調整后，輸入信號IS將會進入可控制延遲線219。如此一來，第一延遲回路203將操作于輸入信號IS的全頻(full frequency)。另夕卜，第二延遲回路205包含有一可控制延遲線與一除頻器223，除頻器223具有一除頻比例N，其中N乃一預定數值，或者可由一控制邏輯所動態產生，進而控制延遲鎖相回路200。在工作周期調整之后，通過對輸入信號IS除頻所產生的信號將會被傳入可控制延遲線225。如此一來，第二延遲回路205將操作于一較低的頻率，因為可控制延遲線225所接收到的信號是基于除頻比例N來對輸入信號IS進行除頻后所產生的。于一實施例中，當延遲鎖相回路200初始化時，第一延遲回路203將被啟動。再者，當初始化延遲鎖相回路200被初始化之后，第一延遲回路203可能會被關閉，于此同時，第二延遲回路205則會被開啟。延遲鎖相回路200可能還包含有一初始化控制電路211，該電路控制延遲鎖相回路200的初始化過程。于是，于工作周期調整后，第一延遲輸出信號DOS1，第二延遲輸出信號DOS2以及輸入信號將被傳送至初始化控制電路211，用以進行初始化控制。另外，初始化控制電路211可整合于延遲控制電路209的內部。關于信號初始化與同步的過程將描述如下。假設第一延遲回路于延遲線tA處鎖住相位，而第二延遲回路于延遲線tB鎖住相位，則tIB+tA+t0A = N1^tck等式(I)當使用第一延遲鎖相回路來量測初使化，t0A代表實際的輸出延遲。·另外，若是一相位檢測閉回路使用全頻參考信號來作為ro主時鐘，則等式⑵如下tIB+tB+t0B = N2*tck等式(2)tIB為延遲回路203與205之前的時鐘路徑延遲。tQB則為延遲回路203與205之后的時鐘路徑延遲。^為延遲回路中的正向時鐘路徑延遲。延遲模型為tIB+tOT A1為從第一延遲回路203的輸入至輸出的時鐘數目的整數；相似地，N2為從第二延遲回路205的輸入至輸出的時鐘數目的整數。如果第一延遲回路與第二延遲回路均具有相同的位移量，則扒 tB — Ni =隊。因此，兩個路徑均可被同時同步。因為操作于輸入信號IS的全頻的第一延遲回路被用于初始化過程中，故正向路徑延遲得以最小化。正向路徑指的是從輸入信號開始的路徑，該路徑延伸至接點221或者是虛擬負載227。另外，初始化之后，在情況允許下，第一延遲回路203將被關閉轉而使用操作于較低頻率的第二延遲回路205，因此延遲鎖相回路200的整體功耗將會下降。圖3為本發明第二實施例的延遲鎖相回路的電路圖。圖2所示的實施例與圖3所示的實施例的一差異在于傳送至工作周期控制電路215的信號。于圖2所示的實施例中，工作周期控制電路215接收第一輸出信號OS115相較之下，于圖3所示的實施例中，工作周期控制電路215則是接收第一延遲輸出DOS1以及第二延遲輸出信號D0S2。在這樣的架構下，工作周期控制電路215可利用第二延遲輸出信號DOS2來調整工作周期，進一步降低功耗，如此一來，相較于使用第一延遲輸出DOS1,工作周期誤差(duty cycle error)僅有原來的1/N，其中N =(延遲回路203的頻率)/ (延遲回路回路205的頻率)。請注意，以上的范圍僅作說明之用，而非發明范疇的限制。舉例來說，第一延遲回路203的中的門電路217可被除頻比例小于N的除頻器所取代。在這樣的實施方式中，第一輸出信號OS1仍然具有比第二輸出信號OS2高的頻率。此外，圖I中的緩沖器也可用于上述實施例中。若是信號的時序可被完善地控制，則延遲模組213、工作周期調整電路201以及工作周期調整電路215則可被忽略。相同于于圖2所示的實施例，圖3所示的延遲鎖相回路300可能還包含有一時鐘輸出驅動器220，被設置于接點221之前，用來驅動傳送至接點221的時鐘信號。時鐘輸出驅動器220的延遲量應當與延遲模組213的延遲量相同。圖4為本發明的一實施例的延遲鎖相回路的操作流程，其中包含有以下步驟步驟401
利用第一延遲回路203來延遲一輸入信號IS以產生一第一輸出信號OS1.步驟403利用第二延遲回路205來對輸入信號IS除頻,并延遲輸入信號IS,以產生一第二輸出信號0S2。第一輸出信號OS1的頻率高于第二輸出信號OS2的頻率。如上所述，第一輸出信號OS1可通過延遲輸入信號IS來產生。另外，第二輸出信號OS2則可通過對輸入信號IS除頻并且延遲而產生。請注意，步驟401與403不必要同時進行，在正向路徑延遲最小化、功耗以及控制邏輯精簡化的取舍之下，這兩個步驟可被選擇性地執行。步驟405選擇性地檢測第一延遲輸出信號DOS1以及第二延遲輸出信號DOS2中的一者與輸·入信號IS的相位，進而產生一相位檢測結果。第一延遲輸出DOS1與第二延遲輸出信號DOS2分別依據第一輸出信號OS1以及第二輸出信號0S2。步驟407依據相位檢測結果產生延遲控制信號DCS1與DCS2。延遲控制信號DCS1-與DCS2可為相同或者相異。延遲控制信號DCS1與DCS2會被傳輸至第一延遲回路203與第二延遲回路205，進而控制第一延遲回路203與第二延遲回路205的延遲量。于本發明不同實施例中，可能包含有其他步驟，然而為求說明書的扼要，在此不特別描述該些步驟。誠如上述，步驟401可進行快速初始化，其可快過步驟403所能進行的更新。延遲控制信號則為以上處理過程的結合。另外，本實施例另外的變化為在步驟401完成鎖相過程之后，基于狀態的改變，步驟403將維持延遲鎖相回路的更新。再者，本方法亦可僅通過步驟403來完成鎖相過程，致使延遲鎖相回路的更新不論于何時皆得以維持。由上述的實施例可知，本發明將運作于不同頻率的兩個延遲路徑運用于單一延遲鎖相回路。運作于較高頻的延遲回路可用來進行初始化以及輸出正常頻率，致使正向路徑延遲得以最小化。再者，由于初始化完成后，將采用操作于較低頻的延遲回路，因此可降低功率消耗。以上所述僅為本發明的優選實施例而已，并不用于限制本發明，對于本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種延遲鎖相回路，其特征是，包含 一第一延遲回路，用以延遲一輸入信號來產生一第一輸出信號； 一第二延遲回路，用以對該輸入信號除頻并且延遲該輸入信號，進而產生一第二輸出信號，其中該第一輸出信號的頻率高于該第二輸出信號的頻率； 一相位檢測器，用以接收該輸入信號、一第一延遲輸出信號以及一第二延遲輸出信號，來選擇性地檢測該第一延遲輸出信號與該第二延遲輸出信號中的一者以及該輸入信號的相位，進而產生一相位檢測結果，其中該第一延遲輸出信號與該第二延遲輸出信號分別依據該第一輸出信號與該第二輸出信號而產生；以及 一延遲控制電路，用以依據該相位檢測結果來產生一第一延遲控制信號與一第二延遲控制信號，其中該第一延遲控制信號與該第二延遲控制信號分別被傳送至該第一延遲回路與該第二延遲回路，進而控制該第一延遲回路與該第二延遲回路的延遲量。
2.如權利要求I所述的延遲鎖相回路，其特征是，該第一延遲回路包含一除頻器，用以對該輸入信號除頻，進而產生該第一輸出信號。
3.如權利要求I所述的延遲鎖相回路，其特征是，還包含 一延遲模組，用以延遲該第一輸出信號來產生該第一延遲輸出信號，以及延遲該第二輸出信號來產生該第二延遲輸出信號；以及 一工作周期(duty cycle)控制電路，用以接收該第一輸出信號，并且依據該第一輸出信號來調整該輸入信號的工作周期。
4.如權利要求I所述的延遲鎖相回路，其特征是，還包含 一延遲模組，用以延遲該第一輸出信號來產生該第一延遲輸出信號，并且用以延遲該第二輸出信號來產生該第二延遲輸出信號；以及 一工作周期控制電路，用以接收該第一延遲輸出信號該第二延遲輸出信號，并且依據該第一延遲輸出信號該第二延遲輸出信號來調整該輸入信號的工作周期。
5.如權利要求I所述的延遲鎖相回路，其特征是，當該延遲鎖相回路被初始化時，該第一延遲回路被啟動，而當該延遲鎖相回路被初始化之后，該第一延遲回路被關閉，且該第二延遲回路被啟動。
6.如權利要求I所述的延遲鎖相回路，其特征是，該第一延遲回路被啟動以完成鎖相程序，而當鎖相程序完成之后，該第一延遲回路被關閉，且該第二延遲回路被啟動。
7.如權利要求I所述的延遲鎖相回路，其特征是，該第二延遲回路包含有一除頻器，用以進行除頻，該除頻器的一除頻比例為一預定數值或者由一控制邏輯所動態產生。
8.如權利要求I所述延遲鎖相回路，其特征是，該第一控制信號與該第二控制信號相同。
9.一種延遲鎖相方法，用于一延遲鎖相回路，該延遲鎖相回路包含有一第一延遲回路以及一第二延遲回路，其特征是，該方法包含 利用該第一延遲回路來延遲一輸入信號以產生一第一輸出信號； 利用該第二延遲回路來對該輸入信號除頻并且延遲該輸入信號，進而產生一第二輸出信號，其中該第一輸出信號的頻率高于該第二輸出信號的頻率； 選擇性地檢測該第一延遲輸出信號與該第二延遲輸出信號中的一者以及該輸入信號的相位，進而產生一相位檢測結果，其中該第一延遲輸出信號與該第二延遲輸出信號分別依據該第一輸出信號與該第二輸出信號而產生；以及 依據該相位檢測結果來產生一第一延遲控制信號與一第二延遲控制信號，其中該第一延遲控制信號與該第二延遲控制信號分別被傳送至該第一延遲回路與該第二延遲回路，進而控制該第一延遲回路與該第二延遲回路的延遲量。
10.如權利要求9所述的延遲鎖相方法，其特征是，該第一延遲回路包含一除頻器，以及該延遲鎖相方法還包含 對該輸入信號除頻，進而產生該第一輸出信號。
11.如權利要求9所述的延遲鎖相方法，其特征是，還包含 延遲該第一輸出信號來產生該第一延遲輸出信號，并且延遲該第二輸出信號來產生該第二延遲輸出信號；以及 接收該第一輸出信號，并且依據該第一輸出信號來調整該輸入信號的工作周期。
12.如權利要求9所述的延遲鎖相方法，其特征是，還包含 延遲該第一輸出信號來產生該第一延遲輸出信號，并且延遲該第二輸出信號來產生該第二延遲輸出信號；以及 依據該第一延遲輸出信號該第二延遲輸出信號來調整該輸入信號的工作周期。
13.如權利要求9所述的延遲鎖相方法，其特征是，還包含 當該延遲鎖相回路被初始化時，啟動該第一延遲回路；以及 當該延遲鎖相回路被初始化之后，關閉該第一延遲回路，且啟動該第二延遲回路。
14.如權利要求9所述的延遲鎖相方法，其特征是，還包含 開啟該第一延遲回路以完成鎖相程序，并且當鎖相程序完成之后，關閉該第一延遲回路被關閉，且啟動該第二延遲回路。
15.如權利要求9所述的延遲鎖相方法，其特征是，該第二延遲回路包含有一除頻器，用以進行除頻，該除頻器的一除頻比例為一預定數值或由一控制邏輯所動態產生。
16.如權利要求9所述延遲鎖相方法，其特征是，該第一控制信號與該第二控制信號相同。
全文摘要
本發明公開了一種延遲鎖相回路包含一第一延遲回路，用以延遲一輸入信號來產生一第一輸出信號；一第二延遲回路，用以對該輸入信號除頻并且延遲該輸入信號，進而產生一第二輸出信號，其中該第一輸出信號的頻率高于該第二輸出信號的頻率；一相位檢測器，選擇性地檢測一第一延遲輸出信號與一第二延遲輸出信號中的一者以及該輸入信號的相位，進而產生一相位檢測結果；以及一延遲控制電路，用以產生一第一延遲控制信號與一第二延遲控制信號，其中該第一延遲控制信號與該第二延遲控制信號分別被用來控制該第一延遲回路與該第二延遲回路的延遲量。
文檔編號H03L7/06GK102790615SQ201210061710
公開日2012年11月21日 申請日期2012年3月9日 優先權日2011年5月19日
發明者亞倫·威利, 馬炎濤 申請人:南亞科技股份有限公司