專利名稱：帶組合邏輯通路的寄存器的制作方法
技術領域：
本發明涉及集成電路領域，尤其涉及帶組合邏輯通路的寄存器。
背景技術：
在目前的專用數字集成電路設計中，電路的實現是使用一系列的標準邏輯單元。 這些單元根據功能通常可以分為組合邏輯單元和時序邏輯單元。時序邏輯的狀態與之前時刻的輸入有關，組合邏輯則無關。時序邏輯中最常見的單元就是寄存器，或者叫D-觸發器。在時鐘上升沿的作用下，寄存器的數據從輸入傳輸到輸出，上升沿消失時，輸出的數據被保持。組合邏輯則沒有時鐘信號，輸出根據輸入的變化隨時響應。這兩種邏輯的單元，通常是區別開的。兩種邏輯單元相互組合，實現大規模的同步時序電路。
發明內容
根據上述理論，本發明提供一種可配置的帶組合邏輯通路的寄存器
為達到上述目的，本發明采用的技術方案是帶組合邏輯通路的寄存器，其特征在于 包括寄存器、多路選擇器、第一鎖存器、第二鎖存器、傳輸門、第一與門、第二與門、非門;
多路選擇器的輸入端分別連接第二鎖存器輸出端、外部使能信號端口、外部數據信號端口 ；
第一鎖存器的輸出端通過傳輸門與第二鎖存器連接，第一鎖存器的輸入端連接第二與門的輸出端；所述第二與門的兩個輸入端分別連接外部使能信號端口、外部數據信號端 Π ;
第一與門的兩個輸入端分別連接外部使能信號端口、時鐘信號端口 ；第一與門的輸出端與非門輸入端連接；非門的輸入端與輸出端分別與傳輸門連接。本發明的技術優勢在于組合邏輯和時序邏輯結合在一個單元中，使得在前饋使能信號FWD為I時，通過組合邏輯路徑直接輸出，時序部分成為一個鎖存器失去作用，器件在邏輯上等效為一個緩沖器；在FWD為O時，通過時序邏輯路徑，器件成為一個寄存器。一個同時具備時序和組合邏輯功能的單元，將增加設計的靈活性，使得電路在流片完成以后，仍然可以通過硬件或者軟件的方式配置。根據不同時鐘頻率和應用要求，調整該結構為時序邏輯或者組合邏輯，可以重新定義數據通路的結構和長度、流水線的結構等
坐寸ο下面結合附圖和具體實施方式
對本發明做進一步說明。
圖I為本實施例模塊示意圖。
具體實施方式
參考圖1，帶組合邏輯通路的寄存器，時鐘信號CK通過與FWD的第一與門Al后產生反相時鐘nclk，在經過非門形成非反相時鐘clk，用于電路的主要部分。在電路的主要部分，外部數據信號I分成兩路，一路接第二與門A2;另一路接到多路選擇器(MUX)。第二與門的輸出端接到第一鎖存器latchl，然后接到傳輸門T和第二鎖存器latch2。在傳輸門的輸出端引出信號也接到MUX。當FWD為O時，時鐘有效并輸出nclk和clk，外部數據信號I通過第二與門A2， MUX選通傳輸門T的連接。在時鐘的低電平，第一鎖存器Iatchl透明，信號進入傳輸門T的輸入；而第二鎖存器latch2鎖存,第二鎖存器latch2輸出端Z的值為上一次翻轉時保存在 latch2中的值。在時鐘的高電平，第一鎖存器Iatchl鎖存，而第二鎖存器latch2透明，時鐘低電平時輸入的數據通過傳輸門T，穿過I第二鎖存器latch2和MUX。從而Z端的值在時鐘的上升沿更新，Z端為帶組合邏輯通路的寄存器的輸出端。當FWD為I時，第一與門Al，第二與門A2不被選通，MUX選通輸入I。從而單元的邏輯功能表現為一個緩沖器，表現為組合邏輯，表達式為Z=I。FWD連接到第一與門Al和第二與門A2，作用是在FWD為I時，鎖存器和時鐘不翻轉，從而避免額外的功耗。外部數據信號對應設置外部數據信號端口，外部使能信號對應設置外部使能信號端口，時鐘信號外部對應設置時鐘信號端口。
權利要求
1.帶組合邏輯通路的寄存器，其特征在于包括多路選擇器、第一鎖存器、第二鎖存器、傳輸門、第一與門、第二與門、非門;多路選擇器的輸入端分別連接第二鎖存器輸出端、外部使能信號端口、外部數據信號端口 ；第一鎖存器的輸出端通過傳輸門與第二鎖存器連接，第一鎖存器的輸入端連接第二與門的輸出端；所述第二與門的兩個輸入端分別連接外部使能信號端口、外部數據信號端 Π ;第一與門的兩個輸入端分別連接外部使能信號端口、時鐘信號端口 ；第一與門的輸出端與非門輸入端連接；非門的輸入端與輸出端分別與傳輸門連接。
全文摘要
本發明涉及帶組合邏輯通路的寄存器，包括寄存器、多路選擇器、第一鎖存器、第二鎖存器、傳輸門、第一與門、第二與門、非門。通過上述數字電路器件形成一個同時具備時序和組合邏輯功能的單元，將增加設計的靈活性，使得電路在流片完成以后，仍然可以通過硬件或者軟件的方式配置。根據不同時鐘頻率和應用要求，調整該結構為時序邏輯或者組合邏輯，可以重新定義數據通路的結構和長度、流水線的結構等等。
文檔編號H03K19/173GK102611431SQ20121005912
公開日2012年7月25日 申請日期2012年3月8日 優先權日2012年3月8日
發明者曹富強 申請人:無錫華大國奇科技有限公司