專利名稱：放大器電路和方法
技術領域：
本發明主要涉及放大器電路，并且具體地涉及高速接收器電路。具體地，本發明涉及高速低壓差分信號接收器電路，具有寬的共模范圍并適合雙電源電壓集成電路。
背景技術：
差分信號傳送作為數據傳輸方法已經用了多年。差分驅動器和接收器用在多種輸入/輸出(I/o)應用中，如用在通信電路、視頻電路和要求高數據傳輸速率的其它集成電路。差分驅動器和接收器例如用在用于電路之間的片上通信、芯片到板、片外通信等的集成電路(IC)。 差分接收器轉換并將差分輸入信號放大成差分輸出信號或單端輸出信號，其隨后被提供至半導體芯。這些接收器提供高的數據傳輸速度、低的噪聲耦合和低的EMI (電磁干擾)。在常規I/O設計中，大量高速數據采用高的并行度來實現。這些并行I/O結構在IC和電路板上占據越來越多的空間。這使得電路設計復雜，因為在芯片上存在很少的可用空間，并且由于管芯尺寸增加而增加了這種IC的成本。低壓差分信號(LVDS)接口降低了電壓擺動，并且可以在功耗降低的情況下以非常高的速度運行。依靠高速運行能力，可以將大數據量作為串行數據進行傳輸，從而降低了并行度并因此減小了 IC尺寸和復雜性。高速差分接收器電路要求大的共模范圍來適應共模噪聲和從傳輸IC到接收IC的地電位漂移。接收器的共模范圍取決于應用。例如，對于發送器和接收器放置在不同PCB上時的電纜接口技術，推薦的是具有容許干線間共模電壓電平的能力，以適應兩個板之間的大的地電位漂移。在多種應用中，其中傳輸和接收電路位于同一個板上，干線間共模范圍不是必要的，但仍然要求寬的共模范圍，以適應任何地電位漂移和共模噪聲。在用于LVDS標準的IEEE Std 1596. 3-1996中詳細說明了這種用于減小范圍鏈接的技術要求。這限定了從825mV到1575mV的電壓范圍。存在被定義為如HDMI、DispIayPort、HSTL、SSTL等多種其它差分信號傳送標準。基于所需的共模范圍，可以將類似的接收器設計用于任何差分信號傳送標準。如果所支持的共模范圍高，則接收器架構可以用來支持多種標準，這可以節省設計工作并增加可重用性。為了支持寬的共模范圍，并且為了增強與現有發送器IC的兼容性，接收器的電源電壓需要保持為高(例如2. 5V或3. 3V)而滿足高速、高密度和較低管芯尺寸的成本效率，在低電源電壓(例如，對于65nm技術，核心電壓保持為約I. 0V)下實現核心電路。這種雙電壓IC形成了可以以非常高的速度運行并支持寬的共模輸入范圍的接收器電路的要求，以及在失真最小的情況下以核心電壓給出輸出信號。圖I示出了在US6930530中描述的現有接收器電路。該接收器電路用于雙電源電壓1C。該電路具有以I/O電源電壓VddiO (簡稱為"I/O電壓Vdd")工作的差分放大器形式的第一級10。放大器包括具有PMOS輸入晶體管的兩條支路，PMOS輸入晶體管從電流源IS2灌入(sink)電流。差分放大器10的電流源IS2由偏壓電路12采用較低的核心電源電壓vddc控制。以第一級放大器的輸出共模電壓為vddc/2的方式控制電流。第一級的輸出被進一步放大(通過AMP2)，以獲得從OV到vddc的目標輸出擺動。該接收器電路具有兩個主要缺點。該接收器電路的輸入共模電壓受限并且同樣接收器電路不能支持接近較高電源電壓vddio的共模范圍。共模電壓的最高值由實現電流源IS2的PMOS晶體管限制。
可以表明，最高共模電壓由下述等式給出Vcm(max) = vddio- (Vtp (MPl) +Vod (IS2) +Vod (MPl)) (I)這是從下述三個等式獲得的VCRl = vddio-Vtp(IS2)-VQD(IS2)，其限定了電流源灌入所需電流的條件；Vni (max) = VCRl+Vtp (IS2)，其限定了實現IS2的晶體管的飽和度；以及Vcm(max) = VN1_Vtp (MPl) _VQD (MPl)，其限定了晶體管 MPl 處于飽和的條件。在這些條件中，Vtp (MPl)為PMOS MPl的閾值電壓，Vqd (IS2)為電流源IS2的PMOS晶體管的過驅動電壓，Vod(MPI)為輸入PMOS晶體管MPl的過驅動電壓，Vm為節點NI的電壓，Vtp (IS2)為電流源IS2的PMOS晶體管的閾值電壓。例如，如果PMOS晶體管IS2和MPI的過驅動電壓為IOOmV且PMOS MPI的閾值電壓為400mV，則共模電壓的上限將為vddio-600mV。共模電壓的最低值由PMOS MPl限制。為了保持MPl處于飽和Vinp > vddc/2-Vtp (MPl) (2)因此，由下述等式給出較低的共模電壓Vcm (min) = vddc/2-Vtp (MPl) (3)例如，如果vddc為1.2V且MPl的閾值電壓為400mV，則較低的共模電壓將為200mV。為了在共模電壓附近保持一定的容限，較低的共模電壓將被限制到約300mV。這表明，該接收器的共模電壓受限，特別由電流源IS2中與高壓干線串聯的晶體管和與低壓干線串聯的晶體管MPl限制。因此，存在例如為雙電源電壓集成電路提供在寬的輸入共模范圍下高速運行的接收器電路的需求。
發明內容
根據本發明，提供了一種差分放大器電路，包括差分預放大級，該差分預放大級被設計為允許具有第一共模電壓范圍的輸入信號，并被設計為產生具有較窄共模電壓變化的輸出；主差分放大級，該主差分放大級被設計為允許具有比第一共模電壓范圍小的第二共模電壓范圍的輸入信號，其中預放大級的輸出具有比第二共模電壓范圍小的共模電壓變化。本發明的放大器電路可以用作具有寬的共模電壓范圍的高速接收器電路。輸出可以被設計為具有比輸入處的共模電壓范圍低的電壓擺動。輸出可以被設計為與核心電源電
壓兼容。預放大級檢測輸入差分電壓，而不管其共模電壓是否位于允許范圍內，并且優選將該差分電壓轉換成差分電流。該差分電流隨后可以被轉換成輸出差分電壓。由于僅通過檢測輸入電壓差產生差分電流，因此對于位于所限定的共模范圍內的任何輸入共模電壓它的值都可以保持相同。這使得預放大級的輸出端處的共模電壓擺動較小。預放大級甚至可以具有恒定的共模電壓。以這種方式，預放大級可以將寬的共模差分信號轉換成恒定的共模差分電壓信號。預放大級輸出由主放大級進一步放大。主放大級的最終輸出可以具有從接地到低于至預放大級的電源電壓的核心電源電壓的電壓擺動， 代替的是可以將預放大級設計用于較高的I/o電壓范圍。預放大級可以包括位于高壓干線和灌電流源(sink current source)之間的兩條支路，每條支路包括串聯的連接至高壓干線的上電流源(top current source)和連接至灌電流源的NMOS輸入晶體管。每個上電流源包括PMOS晶體管，灌電流源可以包括NMOS晶體管。以這種方式，預放大級被實現為具有電流源負載的NMOS型差分放大器。這種架構提供了至上電源電壓的寬的共模范圍。預放大級優選以高的I/o電源電壓工作。主放大級可以包括位于源電流源(source current source)和接地之間的兩條支路，所述源電流源連接至高壓干線，每條支路包括串聯的連接至所述源電流源的主放大級輸入晶體管和連接至所述接地的電阻器。偏置電流產生電路可以用來產生用于控制主放大級的源電流源的控制信號。源電流源可以包括PMOS晶體管，每個主放大級輸入晶體管可以包括PMOS晶體管。主放大器級以這種方式實現為具有電阻性負載的PMOS型差分放大器。用于主放大器級的偏置電流可以由(較低的)核心電源電壓控制，并且負載電阻器被選擇以便主放大器級給出輸出共模電壓為核心電源電壓一半。這意味著放大級的輸出約以核心電源電壓的一半擺動，并且其擺動從接地到核心電源電壓。因此，接收器的最終輸出信號將在核心電源電壓是可用的。如果從(第一)主放大級的輸出已經不能獲得目標電壓擺動，則可以提供第二主放大級來產生目標電壓擺動。如上所述，預放大級優選由較大的第一(1/0電壓)電壓范圍供電，并且電路輸出適于位于較小的第二(核心電壓)電壓范圍1/0電壓可以具有大于2. 0V，例如2. 5V或更大的最大電壓范圍，從而核心電壓可以具有小于2. 0V，例如I. 5V或更小的最大電壓范圍。本發明還提供了放大差分輸入信號的方法，包括對具有第一容許共模電壓范圍的輸入信號進行差分預放大，以產生具有較窄共模電壓變化的輸出；對具有比第一共模電壓范圍小的第二容許共模電壓范圍的輸入信號進行主差分放大，其中預放大的輸出具有比第二容許共模電壓范圍小的共模電壓變化。
現在將參照附圖詳細描述本發明的示例，在附圖中圖I示出了已知的接收器電路的示例；圖2示出了根據本發明的高速、寬共模范圍接收器電路的示例；圖3示出了在輸入端施加差分電壓時接收器電路的各個支路中的電流；以及圖4呈現了表示根據本發明的輸入共模電壓和輸出共模電壓之間的關系圖示。
具體實施方式
本發明提供了一種差分放大器電路，包括差分預放大級，其被設計為允許具有第一(大)共模電壓范圍的輸入信號，并且被設計為產生具有較窄共模電壓變化的輸出，甚至恒定的共模輸出電壓。該預放大器級被設計為接收大的共模輸入電壓，并處理該信號，以便它可以由僅需要被設計為允許具有較小共模電壓范圍的輸入信號的主放大級放大。圖2示出了用于雙電壓集成電路的高速、寬共模范圍差分放大器(接收器)的一種實施例的電路圖的示例。接收器電路的該示例可以寬泛地分成四部分。第一部分為預放大級100，第二部分為第一放大級300，第三部分為(任選的)第二放大級AMP2，第四部分為偏置電流產生電路200。偏置電流產生電路本質上與現有技術中的相同，并且可以采用其它偏置控制電路。預放大級由連接至在接地端和內部節點N12之間的電流沉(current sink) IS12構成。該電流沉IS12可以采用其柵極電壓由偏置電壓控制的、處于飽和區的NMOS晶體管實現。麗I為連接在節點N12和節點NlO之間的第一輸入晶體管。NMOS晶體管麗I的柵極由正輸入端INP控制。麗2為連接在節點N12和節點Nll之間的第二輸入晶體管。麗2的柵極由負輸入端INN控制。NMOS晶體管麗I和麗2的尺寸應當相同，并且這些晶體管的布局應當對稱以最小化由不對稱弓I起的偏移量。預放大級100在上部具有兩個電流源ISlO和ISlI。電流源ISlO連接在I/O電源電壓Vddio和節點NlO之間。電流源ISll連接在I/O電源電壓Vddio和節點Nll之間。這兩個電流ISio和ISll可以采用其柵極電壓由相同的偏置電壓控制的、處于飽和的相同尺寸的PMOS晶體管實現。實現電流源ISlO和ISll的PMOS晶體管的布局也應當盡可能對稱，以避免將在輸出電壓outpl和outnl處引起不對稱電壓的任何電流失配。PMOS晶體管MP4和MP5充當開關以基于輸入節點INP和INN處的電壓差將電流引導至端接電阻器RlO和RlI。MP4的源極連接至節點NlO且其漏極連接至預放大級100的負輸出outnl。MP5的源極連接至節點Nll且其漏極連接至預放大級100的正輸出outpl。MP4和MP5的柵極由偏置電壓Vb控制。電阻器RlO和Rll為用來將電流轉換成電壓的端接電阻器。電阻器RlO連接在接地端和輸出節點outnl之間，電阻器Rll連接在接地端和輸出節點outpl之間。因此該預放大級本質上為兩支路差分放大器，電流輸出至兩個輸出支路，并且在每個輸出支路處具有電流電壓轉換器。所述支路采用NMOS輸入晶體管以便可以升高共模電壓。第一放大級300具有連接在較高I/O電源電壓vddio和節點N13之間的上電流源IS13。通過該電流源的電流由通過偏置產生電路200產生的電流偏置信號CRl控制。為了降低電流消耗，IS13的電流優選為偏置產生電路中的電流源ISl的電流的多倍。例如，流過IS13的電流可以為流入電流源ISl的電流的10倍。電流源IS13和ISl中的每一個可以采用其柵極由偏置電壓CRl控制的PMOS晶體管實現。根據所提供的電流倍增，電流源IS13的PMOS的寬度將為電流源ISl的PMOS的寬度的多倍。例如，如果電流源IS13的電流為ISl的電 流的10倍，則IS13的PMOS的寬度將為ISl的PMOS的寬度的10倍。第一級放大器電路300具有兩個輸入PMOS晶體管MP6和MP7。PMOS晶體管MP6的源極連接至節點N13且漏極連接至第一差分輸出節點outn2。PMOS晶體管MP6的柵極連接至輸出節點outpl,輸出節點outpl為預放大級100的正輸出節點。第一級放大器300的第二輸入PMOS晶體管MP7的源極連接至節點N13且其漏極連接至第二差分輸出節點outp2。PMOS晶體管MP7的柵極連接至節點outnl，節點outnl為預放大級100的負輸出節點。第一級放大器300具有兩個底部電阻器R4和R5。電阻器R4連接在接地端和第一差分輸出outn2之間，電阻器R5連接在接地端和第二差分輸出outp2之間。偏壓產生級100以與圖I的現有電路相同的方式起作用。具體地,分壓器由兩個電阻器Rl和R2。電阻器Rl連接在(較低)核心電源電壓vddc和節點NI之間，電阻器R2連接在節點NI和接地端之間。該分壓器在節點NI處產生電壓。為了設計簡單，電阻器Rl和R2具有相同的值，因此節點NI處的電壓將為核心電源電壓vddc的一半。偏置電流產生電路200具有一個運算放大器0P1。OPl的正極端子連接至節點NI且負極端子連接至反饋節點N2。OPl的輸出產生參考電流偏置電壓CR1。該電壓CRl控制通過電流源ISl的電流，電流源ISl采用PMOS晶體管實現。電阻器R3連接在接地端和節點N2之間。第二級放大器AMP2(同樣出現在圖I的電路中)用來進一步放大差分輸出信號outp2和outn2，差分輸出信號outp2和outn2為來自第一級放大級300的輸出。該放大級AMP2可以類似于第一級放大級300，電源電壓作為較高的I/O電源電壓vddio，或者它可以采用以較低核心電源電壓vddc工作的反相器實現。該放大級的輸出OUT為接收器電路的最終輸出，并且處于核心電源電壓vddc。將采用圖3說明圖2的電路的優點，圖3示出了圖2的接收器電路，示出了電流值。同樣在圖3中，所有的電流源和電流沉都示出為采用MOS晶體管實現。將首先說明可以由該接收器支持的輸入共模范圍。該接收器的較低的共模電壓由NMOS晶體管IS12和麗I (或麗2)中的過驅動電壓或NMOS晶體管麗I的閾值電壓限制。IS12的偏置電壓為
Vb2 = Vtn(IS12)+V0D(IS12) (I)其中Vtn(IS12)為NMOS晶體管IS12的閾值電壓，V0D(IS12)為IS12灌入要求的電流所需的過驅動。為了保持IS12處于飽和，節點N12處的最小電壓為VN12 = [Vb2-Vtn(IS12)](2)為了接通NMOS晶體管麗I (或麗2)Vgs (MNl) = V(INP) -V (N12) = V (INP) _[Vb2_Vtn (IS12) ] = Vtn (MNl)+Vod (MNl) (3)其中Vtn(MNl)為NMOS麗I的閾值電壓，Vod(MNI)為麗I需要的所需過驅動。這給出了 V(INP) = Vod (IS12)+Vod (MNl)+Vtn (MNl) (4)V(INP)或V(INN)的最小值表示共模電壓的最小值。因此Vcm(min) = Vinp (min) = VINN(min) = Vod (IS12)+Vod (MNl)+Vtn (MNl) (5)例如，如果IS12的晶體管和晶體管麗I所需的過驅動電壓為IOOmV且晶體管麗I的閾值電壓為400mV，則最小共模電壓將為600mV。共模電壓的上限值由上PMOS電流源ISlO和ISll以及輸入NMOS晶體管麗I和麗2限制。為了偏置PMOS晶體管ISlO以提供所需的電流Vbl = vddio-Vtp(ISlO)-Vod (ISlO) (6)其中Vtp(ISlO)為ISlO的PMOS晶體管的閾值的絕對值，Vqd (ISlO)為ISlO的PMOS晶體管的過驅動電壓。由于PMOS晶體管ISlO和ISll類似且尺寸相同，兩個PMOS晶體管的閾值電壓和所需過驅動將相同。節點NlO (或NI I)處的用于保持ISlO (或ISl I)飽和的最小電壓為V(NlO) = Vbl+Vtp (ISlO) = vddio-VOD(IS10) (7)為了保持NMOS晶體管麗I (或麗2)飽和，節點NlO處的最大電壓為VNlO > V(INP)-Vtn(MNl) (8)因此，INP處的最大電壓為V(INP) = vddio-V0D (ISlO)+Vtn (MNl) (9)這將是共模電壓的最大值。因此Vcm (max) = vddio_V0D (ISlO)+Vtn (MNl) (10)例如，對于ISlO的晶體管的過驅動電壓為200mV且NMOS麗I的閾值電壓為400mV的情況，最大共模電壓將為vddio+200mV。上述分析表明，該預放大級支持所需的寬共模范圍。具體地，通過引入NMOS輸入晶體管增加較高的共模電壓，以便柵-漏結位于輸入端和高壓干線之間，而不是柵-源結位于輸入端和高壓干線之間。因此，該預放大級包括位于高壓干線和灌電流源IS12之間的兩條支路，每條支路包括串聯的連接至高壓干線的上電流源和連接至灌電流源的NMOS輸入晶體管。上電流源被實現為PMOS晶體管，灌電流源IS12被實現為NMOS晶體管。
預放大器級本質上被設計為允許具有大的共模電壓范圍的輸入信號，并且將該輸入信號轉換成具有較窄共模電壓變化的輸出信號。這是通過差分電流至差分電壓轉換以限定輸出電壓實現的。這提供了對輸入端處的共模電壓變化不敏感的輸出。輸出端處的較窄的共模電壓變化實際上可以為零或接近零。輸出信號可以以此方式被認為抑制了共模變動。這意味著來自該預放大器級的輸出可以饋送至具有較小的允許共模電壓范圍的放大器。因此，該預放大器級可以容忍具有比主放大器級300可容忍的共模電壓范圍更大的共模電壓范圍的輸入信號，并且產生具有比主放大器級可容忍的共模電壓范圍更小的共模電壓范圍的輸出。
現在說明共模的電路功能。在圖3中示出了每條支路中的電流的假設值。假設電流源ISlO和ISll中的每一個提供電流I :通過ISlO的電流=通過ISll的電流=I假設通過電流沉IS12的電流=2X11。在共模中，當INP和INN處的電壓相同時通過麗I的電流=通過麗2的電流=II。通過MP4的電流=通過MP5的電流=(I-Il)假設RlO = Rll =R則outpl和outnl處的電壓為Voutpl = Voutnl = (I-Il) *R (11)在參考電流產生電路200中，假設流過ISl的電流=I2/n (如下文所述，使IS13中的電流為12)節點N2處的電壓=vddc/2,因此R3的值為R3 = (n*vddc) / (2*12) = n*Rref (Rref = vddc/2*I2)由于電流源ISl中的電流以“η”為倍增因數在電流源IS13中成鏡像，因此通過IS13的電流為=12。為了使outp2和outn2處的共模電壓等于vddc/2，R4和R5的電阻值應當為R3的電阻值的2/n倍。因此，R4= R5 = 2*Rref。當outpl和outnl相同時，流過MP6和MP7的電流=12/2。outp2和outn2處的電壓為Voutp2 = Voutn2 = I2*Rref = vddc/2 (12)因此，outp2和outn2處可用的共模電壓將為vddc/2。現在將針對差分輸入說明該接收器電路功能。圖3還示出了流過的差分電流。當INP變得比INN高時，它產生差分電流Al。Δ Vin = Vinp-VINN (13)通過MNl的電流=Ι1+Λ I通過MN2的電流=11-Λ I通過MP4的電流=通過RlO的電流=I-(11+Λ I)
通過MP5的電流=通過Rll的電流=I-(Il-AI)outpl處的電壓為Voutpl = [Ι-(Ι1_Λ I)]*R (14)outnl處的電壓為Voutnl = [I-(11+Δ I) ] *R (15)由于Ι-(ΙΙ-ΔΙ) > Ι-(Ι1+Δ I),因而遵循 Voutpl > Voutnl。因此，當INP相對于INN變為正時，outpl 相對于outnl變為正。Δ Voutl = Voutpl-Voutnl = 2*AI*R (16)第一級的增益為Avl = ( Δ Voutl) / ( Δ Vin) (17)outpl和outnl之間的該電壓差在MP4和MP5之間產生電流差。將該電流差異稱為AI2JUMP6中的電流為IMP6 = (12/2)-Δ 12并且，MP7中的電流為IMP7 = (12/2)+ Δ 12outp2處的電壓為Voutp2 = [(Ι2/2) + Δ I2]*2Rref (18)outn2處的電壓為Voutn2 = [ (12/2) - Δ 12] *2Rref (19)由于[(12/2)+Δ 12] > [I (12/2) - Λ 12]，因此Voutp2 > Voutn2 (20)因此，當INP相對于INN變為正時，outp2相對于outn2變為正。Δ Vout2 = Voutp2_Voutn2 = 4* Δ I2*Rref (21)該電壓差Δ Vout2饋送至第二放大級。如果outp2和outn2處的電壓擺動為從OV至vddc,則outp2和outn2可以被饋送至用來形成放大器AMP2的反相器。如果預放大級100和第一放大級200的倍增增益不足以在outp2和outn2處產生OV至vddc的目標電壓擺動，則類似于級200的多于一級的放大級可以用作放大器AMP2。接收器的最終輸出OUT將具有從OV至vddc的擺動。圖4圖示根據本發明的輸入共模電壓和輸出共模電壓之間的關系。輸入信號400可以為不意圖中不出的輸入共模范圍的范圍內的任何值。信號410為outpl和outnl處的信號。該信號的共模電壓可以近似固定在如上文定義的值處。波形420示出了 outp2和outn2處的波形。該信號的共模電壓將為vddc/2。該信號的擺動可以為從OV到vddc，或者根據由預放大級100和第一放大級300提供的增益它可以更小。波形430示出了最終的輸出信號OUT。該信號也具有vddc/2處的共模電壓，并且該信號的擺動將為從OV至vddc。本發明可以用來實現具有寬共模范圍的任何種類的差分接收器接口。這種差分接口的示例為 LVDS、HDMI、DisplayPort、PCI-Xpress、USB 2. O、JEDEC 204A、DDR(HSTL/SSTL)。多種修改對本領域技術人員來說將是明顯的。
權利要求
1.一種差分放大器電路，包括 差分預放大級(100)，該差分預放大級(100)被設計為允許具有第一共模電壓范圍的輸入信號，并被設計為產生具有較窄共模電壓變化的輸出； 主差分放大級(300)，該主差分放大級(300)被設計為允許具有比第一共模電壓范圍小的第二共模電壓范圍的輸入信號，其中預放大級的輸出具有比第二共模電壓范圍小的共模電壓變化。
2.根據權利要求I所述的電路，其中差分預放大級產生差分電流輸出并包括差分電流至差分電壓轉換電路(MP4，MP5，RIO, Rll)。
3.根據權利要求I或2所述的電路，其中預放大級包括位于高壓干線和灌電流源(IS12)之間的兩條支路，每條支路包括串聯的連接至高壓干線(Vddio)的上電流源(IS10，IS11)和連接至灌電流源(IS12)的NMOS輸入晶體管(MN1，麗2)。
4.根據權利要求3所述的電路，其中每個上電流源(IS10，IS11)包括PMOS晶體管。
5.根據權利要求4所述的電路，其中灌電流源(IS12)包括NMOS晶體管。
6.根據前述權利要求中任一項所述的電路，還包括偏置電流產生電路(200)。
7.根據前述權利要求中任一項所述的電路，其中主放大級包括位于源電流源(IS13)和接地之間的兩條支路，所述源電流源連接至高壓干線(Vddio)，每條支路包括串聯的連接至所述源電流源的主放大級輸入晶體管(MP6，MP7)和連接至所述接地的電阻器。
8.根據權利要求6或7所述的電路，其中偏置電流產生電路(200)用來產生用于控制源電流源(IS13)的控制信號。
9.根據權利要求7或8所述的電路，其中源電流源(IS13)包括PMOS晶體管。
10.根據權利要求9所述的電路，其中每個主放大級輸入晶體管(MP6，MP7)包括PMOS晶體管。
11.根據前述權利要求中任一項所述的電路，還包括第二主放大級(APM2)。
12.根據前述權利要求中任一項所述的電路，其中預放大級(100)由第一電壓范圍供電，并且電路輸出適于位于較小的第二電壓范圍內。
13.根據權利要求11或12所述的電路，其中第二主放大級(APM2)由第二電壓范圍供電，并且第一電壓范圍和第二電壓范圍一起包括雙電壓集成電路的一對雙電源電壓。
14.一種放大差分輸入信號的方法,包括 對具有第一容許共模電壓范圍的輸入信號進行差分預放大(100)，以產生具有較窄共模電壓變化的輸出； 對具有比第一共模電壓范圍小的第二容許共模電壓范圍的輸入信號進行主差分放大(300)，其中預放大的輸出具有比第二容許共模電壓范圍小的共模電壓變化。
15.根據權利要求14所述的方法，其中所述差分預放大步驟產生差分電流輸出并包括差分電流至差分電壓轉換。
全文摘要
一種差分放大器電路，包括差分預放大級，該差分預放大級被設計為允許具有第一共模電壓范圍的輸入信號，并被設計為產生具有較窄共模電壓變化的輸出。該預放大器級被設計為接收大的共模輸入電壓并處理該信號，以便它可以由主放大級放大，該主放大級被設計為允許具有較小的共模電壓范圍的輸入信號。
文檔編號H03F3/45GK102684619SQ20121005270
公開日2012年9月19日 申請日期2012年3月2日 優先權日2011年3月7日
發明者蘇尼爾·卡桑尼伊爾 申請人:Nxp股份有限公司