專利名稱:多階取樣保持電路的制作方法
技術領域:
本發明涉及一種取樣保持電路,特別是涉及一種降低取樣過飽和的多階取樣保持電路。
背景技術:
現有習知的觸控面板的取樣保持電路可能會因為瞬間噪聲太大而過飽和,這瞬間噪聲可能是來自電源、傳導物質的觸碰或接近面板的人體等等,因而造成取樣保持電路所取樣保持的數值與觸控面板感測器的感測值有所差距。換句話說,取樣保持電路必須舍棄此次所取樣保持的數值,然后重新對觸控面板感測器的感測值再進行一次取樣保持操作,如此,不僅增加取樣保持電路的動作時間,并且再一次的取樣保持操作亦有可能無法量測得到原本觸控面板感測器的感測值(例如:假設取樣保持電路在前一次已經取樣量測得到觸控面板感測器的40%感測值,但是因為瞬間噪聲導致過飽和而舍棄,則取樣保持電路在此次的取樣量測就僅能得到觸控面板感測器剩余的60%感測值)。由此可見,上述現有的取樣保持電路在結構與使用上,顯然仍存在有不便與缺陷,而亟待加以進一步改進。為了解決上述存在的問題,相關廠商莫不費盡心思來謀求解決之道,但長久以來一直未見適用的設計被發展完成,而一般產品又沒有適切結構能夠解決上述問題,此顯然是相關業者急欲解決的問題。因此如何能創設一種新型的多階取樣保持電路,其可以改進習知取樣保持電路因為瞬間噪聲而產生過飽和的問題實屬當前重要研發課題之一,亦成為當前業界極需改進的目標。
發明內容
本發明的目的在于,提供一種新型的多階取樣保持電路,利用多次小時段對一感測信號進行取樣保持操作,藉此降低瞬間噪聲對整體取樣保持的影響。本發明的另一目的在于,提供一種新型的多階取樣保持電路,利用多階取樣保持電路的操作以降低整體取樣保持操作過飽和的問題。本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的一種多階取樣保持電路,其用以降低瞬間噪聲所導致的取樣過飽和問題,該多階取樣保持電路包括:一第一取樣保持電路,分次取樣一感測器的一感測信號并累加成為一第一取樣信號,且在一第一設定時間輸出該第一取樣信號;以及一第二取樣保持電路,接收該第一取樣保持電路所輸出的多個該第一取樣信號并加總成為一第二取樣信號,且在一第二設定時間輸出該第二取樣信號。本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的多階取樣保持電路,其中該第一取樣保持電路包括一第一積分電路及至少一第一充電開關,其中該至少一第一充電開關是用以控制該第一積分電路對該感測器的該感測信號分次取樣的速度。前述的多階取樣保持電路,其中該至少一第一充電開關是用以控制該第一積分電路在該第一設定時間內對該感測器的該感測信號分次取樣的次數。前述的多階取樣保持電路,其中該第二取樣保持電路包括一第二積分電路及至少一第二充電開關,其中該至少一第二充電開關是用以控制該第一設定時間的長短。前述的多階取樣保持電路,其中該至少一第二充電開關是用以控制該第二積分電路在該第二設定時間內對該些該第一取樣信號接收的數量。前述的多階取樣保持電路,其更包括至少一輸出開關,該至少一輸出開關用以控制該第二設定時間的長短。前述的多階取樣保持電路,其中該感測器包括一觸控面板的一導線。本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本發明提出的一種多階取樣保持電路,包括:一第一運算放大器,具有一第一輸入、一第二輸入及一第一輸出,其中該第一輸入電性稱合一取樣輸入且該第二輸入電性稱合一參考電壓;一第一電容,具有一第一端及一第二端,其中該第一端經一第一開關電性稱合該第一輸入,該第二端經一第二開關電性I禹合該第一輸出,且該第二端更經由一第三開關電性I禹合該參考電壓,該第一端更電性I禹合一第四開關的一端;一第二運算放大器,具有一第三輸入、一第四輸入及一第二輸出,其中該第三輸入電性耦合該第四開關的另一端且該第四輸入電性耦合該參考電壓;以及一第二電容,具有一第三端及一第四端,其中該第三端經一第五開關電性耦合該第三輸入,該第四端經一第六開關電性耦合該第二輸出,且該第三端更經由一第七開關電性I禹合該參考電壓,該第四端更經由一第八開關電性I禹合一取樣輸出。本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的多階取樣保持電路,其更包括一第九開關與該第一電容并聯。前述的多階取樣保持電路,其更包括一第十開關串聯于該取樣輸入與該第二輸入之間。本發明的目的及解決其技術問題另外再采用以下技術方案來實現。依據本發明提出的一種多階取樣保持電路,其用以降低瞬間噪聲所導致的取樣過飽和問題,該多階取樣保持電路包括:n個取樣保持電路,彼此串接成一 n階取樣保持電路,每一該n個取樣保持電路接收前一階取樣保持電路輸出的多個取樣信號并累加成為一累加信號,并輸出該累加信號成為后一階取樣保持電路所接收的該些取樣信號之一,其中n ^ 2且n為自然數,其中,該n階取樣保持電路中的一第一階取樣保持電路分次取樣一感測器的一感測信號并累加成為該第一階取樣保持電路的該累加信號。本發明的目的及解決其技術問題還可采用以下技術措施進一步實現。前述的多階取樣保持電路,其中每一該n個取樣保持電路在一相對設定時間輸出每一該n個取樣保持電路的該累加信號。前述的多階取樣保持電路,其中每一該n個取樣保持電路包括一積分電路及至少一開關,其中該至少一開關是用以控制前一階取樣保持電路的該相對設定時間的長短。前述的多階取樣保持電路,其中該第一階取樣保持電路的該至少一開關用以控制該第一階取樣保持電路的該積分電路在該相對設定時間內對該感測器的該感測信號分次取樣的次數。
前述的多階取樣保持電路,其中每一該n個取樣保持電路的該至少一開關是用以控制每一該n個取樣保持電路的該積分電路在該相對設定時間內對該些取樣信號接收的數量。前述的多階取樣保持電路,其中該感測器包括一觸控面板的一導線。本發明與現有技術相比具有明顯的優點和有益效果。借由上述技術方案,本發明多階取樣保持電路至少具有下列優點及有益效果:1、本發明利用多次小時段對一感測信號進行取樣保持操作,藉此降低瞬間噪聲對整體取樣保持的影響。2、本發明利用多階取樣保持電路的操作以降低整體取樣保持操作過飽和的問題。上述說明僅是本發明技術方案的概述,為了能夠更清楚了解本發明的技術手段,而可依照說明書的內容予以實施,并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂,以下特舉較佳實施例,并配合附圖,詳細說明如下。
圖1A是本發明的一較佳實施例示意圖;圖1B是本發明的另一較佳實施例示意圖;圖2是本發明的一較佳實施電路圖;以及圖3是圖2所示的較佳實施電路的一較佳動作時序圖。10:本發明的一較佳實施例15:本發明的另一較佳實施例20:本發明的一較佳實施電路110:第一取樣保持電路120:第二取樣保持電路210,230:運算放大器211、212、215、216:充電開關213、214、217、218:放電開關219:清除開關220:取樣控制開關C1、C2:電容N:第n取樣保持電路kl、k2、kOb、kOwO、kOc 0:開關控制時序
具體實施例方式為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效,以下結合附圖及較佳實施例,對依據本發明提出的多階取樣保持電路其具體實施方式
、結構、特征及其功效,詳細說明如后。請參閱圖1A所示,其為本發明的一較佳實施例10的概略方塊圖。一第一取樣保持電路110,分次取樣一感測器的一感測信號并累加成為一第一取樣信號,且在一第一設定時間輸出此第一取樣信號。一第二取樣保持電路120,接收來自第一取樣保持電路110所輸出的多個第一取樣信號并加總成為一第二取樣信號,且在一第二設定時間輸出此第二取樣信號。在本實施例中,第一取樣保持電路110先以多次小段時間對感測器的感測信號進行取樣并累加儲存,然后再輸出給第二取樣保持電路120 ;而第二取樣保持電路120接收第一取樣保持電路HO的多個輸出并加總儲存,最后才輸出所取樣感測器的全部感測信號。前述第二設定時間可以是等于或大于前述第一設定時間,在本發明的一較佳范例中,第二設定時間大于或等于數倍第一設定時間。在上述第一取樣保持電路110與第二取樣保持電路120的動作過程中,即使因瞬間噪聲過大導致第一取樣保持電路110過飽和,則此現象將僅影響第一取樣保持電路110小部分(單次或少數次)的分次取樣結果,而第二取樣保持電路120的取樣結果將不會受到太大的影響,藉此降低習知取樣保持電路因為瞬間噪聲過大而導致過飽和問題。例如:假設第一取樣保持電路110先以3次小段時間(例如:3次/0.5脈波)對感測信號取樣累加后才輸出給第二取樣保持電路120 ;而第二取樣保持電路120則是在接收并加總20個第一取樣保持電路HO的輸出后才輸出所取樣的全部感測信號,因此即使瞬間噪聲使得某一或是某幾次第一取樣保持電路110過飽和,亦不易導致第二取樣保持電路120在取樣過程中發生過飽和,藉此增加取樣保持電路對噪聲的容忍度。并且對于所取樣的感測信號而言,即使是舍棄或加總某一或某幾次第一取樣保持電路UO的過飽和結果,對于所取樣全部感測信號的影響亦相對較小于現有習知技術對全部感測信號的影響(例如:假設因瞬間噪聲過大而使得第一取樣保持電路HO的2個取樣結果變成過飽和,但是此2個僅占全部20個的1/10)。在本發明的一范例中,更可以包括一過飽和偵測電路(未顯于圖示),例如以一比較器來達成,當偵測到第一取樣保持電路110過飽和時,停止輸出第一取樣信號,或阻止第一取樣信號輸入第二取樣保持電路120。同時,調整(延長)第二設定時間,例如依據比較器的輸出來決定是否增加第二設定時間,每次增加的時間等于或大于第一設定時間。據此,彈性地調整第二設定時間,剔除過飽和的第一取樣信號,使得第二取樣信號更為準確。接著,請先參閱圖2與圖3所示,其等分別為圖1A所示實施例10的一較佳實施電路20以及其較佳動作時序圖。其中,第一取樣保持電路包括一運算放大器(例如:第一運算放大器210)、一電容(例如:第一電容Cl)以及多個開關(例如:211、212、213、214),其中電容與運算放大器是形成一第一積分電路,而多個開關則分別連接于電容的充放電路徑,藉此控制電容充放電的時間。而第二取樣保持電路亦包括一運算放大器(例如:第二運算放大器230)、一電容(例如:第二電容C2)以及多個開關(例如:215、216、217、218),其中電容與運算放大器是形成一第二積分電路,而多個開關亦分別連接于電容的充放電路徑以控制電容充放電的時間。請再參閱圖2與圖3所示,當控制至少一第一充電開關(例如第一開關211、第二開關212)的時序kl為正脈波時,第一開關211、第二開關212隨即導通并與第一電容Cl、第一運算放大器210形成一充電路徑,而此時通道上的感測信號亦隨即對第一電容Cl進行充電,換句話說,第一取樣保持電路向通道所對應感測器的感測信號進行取樣操作;而當控制至少一第一放電開關(例如第三開關213、第四開關214)時序k2為正脈波時,第三開關213、第四開關214亦隨即導通并與第一電容Cl、一參考電位(例如二分之一電源電壓(Vdd/2))形成一放電路徑,此時第一電容Cl亦隨即對第二取樣保持電路進行放電,換句話說,第一取樣保持電路輸出其所取樣保持的結果。在本實施例中,3個kl正脈波后出現I個k2正脈波,換句話說,本實施例中的第一取樣保持電路是先進行3次小段時間的取樣累加后才將結果輸出給第二取樣保持電路,至于第一取樣保持電路進行小段時間取樣累加的次數可依實際需求而加以調整,本發明在此并不加以限定。從另外一個角度而言,上述的至少一第一充電開關控制了第一積分電路對感測信號分次取樣的速度,也就是說,當上述的至少一第一充電開關在第一取樣保持電路輸出其所取樣保持結果之前的導通次數越多次時,則第一積分電路在第一設定時間內對感測信號分次取樣的次數亦相對增加。在本發明另一實施例中,上述的至少一第一充電開關可以僅包括第一開關211或是第二開關212。請再參閱圖2與圖3,當控制至少一第二充電開關(例如第五開關215、第六開關216)的時序kOwO為正脈波時,則第五開關215、第六開關216導通且來自第一電容Cl的取樣結果將對第二電容C2進行充電,亦即,第二取樣保持電路是接收第一取樣保持電路所輸出的第一取樣信號;當控制至少一第二放電開關(例如第七開關217、第八開關218)的時序kOcO為正脈波時,第七開關217、第八開關218導通且第二電容C2通過第七開關217以Vdd/2(然不限于此)為參考電位經由第八開關218對輸出進行放電,亦即,第二取樣保持電路輸出其所取樣保持的結果。在本實施例中,經過20個k2脈波后,控制至少一第二充電開關(例如第五開關215、第六開關216)的時序kOwO從正脈波轉成低電壓準位且控制至少一第二放電開關(例如第七開關217、第八開關218)的時序kOcO亦從低電壓準位轉成正脈波,換句話說,本實施例中的第二取樣保持電路是接收第一取樣保持電路所輸出的20個第一取樣信號并加總后才將結果輸出,至于第二取樣保持電路進行接收第一取樣信號的數量可依實際需求加以調整,本發明在此并不加以限定。從另外一個角度而言,上述的至少一第一放電開關與至少一第二充電開關控制了第一設定時間的長短,以及第二積分電路在第二取樣保持電路輸出取樣保持結果之前接收第一取樣信號的數量,也就是說,當上述的至少一第一放電開關的導通頻率越高(或當上述的至少一第二充電開關的導通頻率越高),則第一設定時間越短;當上述的至少一第二充電開關的導通頻率越高,則第二積分電路在第二設定時間內接收第一取樣信號的數量亦會相對增加。而在本發明另一實施例中,上述的至少一第一放電開關是可整合于至少一第二充電開關,藉此將第一積分電路的放電操作與第二積分電路的充電操作僅藉由單一第二充電開關進行控制。請再參照圖2與圖3,當控制一清除開關(例如第九開關219)的時序kOb為正脈波時,則第九開關219導通且第一電容Cl即進行放電清除動作,在本實施例中,kOb正脈波出現在每3個kl正脈波之前及/或每I個k2正脈波之后,此即表示,第一取樣保持電路在進行小段時間取樣累加之前,并且在輸出第一取樣信號之后,會先對第一電容Cl進行清除的操作,藉此確保沒有殘余的電荷存在而影響到下次的取樣結果。而取樣控制開關220是以反相時序kl加以控制,因此當取樣控制開關220為導通狀態時,則第一取樣保持電路即無法進行取樣累加操作。再從電路架構而言,請再參照圖2,本發明的一較佳實施電路包括:一第一運算放大器210,具有一第一輸入、一第二輸入及一第一輸出,其中此第一輸入電性I禹合一取樣輸A (通道)且此第二輸入電性稱合一參考電壓(例如Vdd/2);—第一電容Cl,具有一第一端及一第二端,其中此第一端經由一第一開關211電性耦合此第一輸入,此第二端經由一第二開關212電性耦合此第一輸出,并且此第二端更經由一第三開關213電性耦合此參考電壓,此第一端更電性稱合一第四開關214的一端;一第二運算放大器230,具有一第三輸入、一第四輸入及一第二輸出,其中此第三輸入電性耦合此第四開關214的另一端且此第四輸入電性耦合此參考電壓;以及一第二電容C2,具有一第三端及一第四端,其中此第三端經由一第五開關215電性I禹合此第三輸入,此第四端經由一第六開關216電性I禹合此第二輸出,并且此第三端更經由一第七開關217電性耦合此參考電壓,此第四端更經由一第八開關218電性I禹合一取樣輸出。此外,本實施例更包括一第九開關219與第一電容Cl并聯以及更包括一第十開關220串聯于前述的取樣輸入與第一運算放大器210的第二輸入之間。請參照圖1B,其為本發明另一較佳實施例15的示意圖,其中圖1B與圖1A不同在于,圖1B所示的實施例是將第圖1A所示的實施例更加以擴充成一 n階取樣保持電路(例
如:第一取樣保持電路110、第二取樣保持電路120.....第n取樣保持電路N),其中n ^ 2
且n為自然數。因此,從n階電路的角度而言,本實施例包括:n個取樣保持電路,彼此串接成一 n階取樣保持電路,其中每一個取樣保持電路接收前一階取樣保持電路輸出的多個取樣信號并累加成為一累加信號,且輸出此累加信號成為后一階取樣保持電路所接收的多個取樣信號之一,其中,此n階取樣保持電路中的一第一階取樣保持電路分次取樣一感測器的一感測信號并累加成此第一階取樣保持電路的累加信號。在本實施例中,前一階取樣保持電路表不另一個取樣保持電路(例如第一取樣保持電路110)的輸出為本取樣保持電路(例如第二取樣保持電路120)所接收的取樣保持電路;而后一階取樣保持電路表示另一個取樣保持電路(例如第二取樣保持電路120)接收本取樣保持電路(例如第一取樣保持電路110)的輸出的取樣保持電路。在本發明的一范例中,更可以是包括前述的過飽和偵測電路,過飽和偵測電路可以設置于n階取樣保持電路中的某一階或多階。當過飽和偵測電路設置于第i階時,若偵測到過飽和情形,如偵測到第i階取樣保持電路的輸出過飽和,阻止第i階的取樣保持電路的輸出到下一階取樣保持電路,并且調整下一階或之后每一階的信號積分時間(即信號取樣時間)。
`
在上述n個取樣保持電路中,每一個取樣保持電路在一相對設定時間將輸出其累加信號,例如:第一取樣保持電路HO在一第一設定時間將輸出其累加信號、第二取樣保持電路120在一第二設定時間輸出其累加信號、...第n取樣保持電路N在一第n設定時間輸出其累加信號。其中,每一相對設定時間可依實際需求加以調整,本發明在此并不加以限定。在本實施例中,每一個取樣保持電路包括一積分電路及至少一開關,其中此至少一開關用以控制前一階取樣保持電路其相對設定時間的長短,而就第一階取樣保持電路而言,其至少一開關用以控制其積分電路在其相對設定時間內對此感測信號分次取樣的次數。再從另外一個角度而言,每一個取樣保持電路其至少一開關用以控制其積分電路在其相對設定時間內對其所接收的取樣信號接收的數量。最后,本發明的所有實施例中所謂的感測器可以是包括一觸控面板多條導線中的
一導線。以上所述,僅是本發明的較佳實施例而已,并非對本發明作任何形式上的限制,雖然本發明已以較佳實施例揭露如上,然而并非用以限定本發明,任何熟悉本專業的技術人員,在不脫離本發明技術方案范圍內,當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例,但凡是未脫離本發明技術方案的內容,依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾,均仍屬于本發明技術方案的范圍內。
權利要求
1.一種多階取樣保持電路,其特征在于其用以降低瞬間噪聲所導致的取樣過飽和問題,該多階取樣保持電路包括: 一第一取樣保持電路,分次取樣一感測器的一感測信號并累加成為一第一取樣信號,且在一第一設定時間輸出該第一取樣信號;以及 一第二取樣保持電路,接收該第一取樣保持電路所輸出的多個該第一取樣信號并加總成為一第二取樣信號,且在一第二設定時間輸出該第二取樣信號。
2.根據權利要求1所述的多階取樣保持電路,其特征在于其中該第一取樣保持電路包括一第一積分電路及至少一第一充電開關,其中該至少一第一充電開關是用以控制該第一積分電路對該感測器的該感測信號分次取樣的速度。
3.根據權利要求2所述的多階取樣保持電路,其特征在于其中該至少一第一充電開關是用以控制該第一積分電路在該第一設定時間內對該感測器的該感測信號分次取樣的次數。
4.根據權利要求1所述的多階取樣保持電路,其特征在于其中該第二取樣保持電路包括一第二積分電路及至少一第二充電開關,其中該至少一第二充電開關是用以控制該第一設定時間的長短。
5.根據權利要求4所述的多階取樣保持電路,其特征在于其中該至少一第二充電開關是用以控制該第二積分電路在該第二設定時間內對該些該第一取樣信號接收的數量。
6.根據權利要求1所述的多階取樣保持電路,其特征在于其更包括至少一輸出開關,該至少一輸出開關用以控制該第二設定時間的長短。
7.根據權利要 求1所述的多階取樣保持電路,其特征在于其中該感測器包括一觸控面板的一導線。
8.一種多階取樣保持電路,其特征在于包括: 一第一運算放大器,具有一第一輸入、一第二輸入及一第一輸出,其中該第一輸入電性率禹合一取樣輸入且該第二輸入電性稱合一參考電壓; 一第一電容,具有一第一端及一第二端,其中該第一端經一第一開關電性稱合該第一輸入,該第二端經一第二開關電性耦合該第一輸出,且該第二端更經由一第三開關電性耦合該參考電壓,該第一端更電性稱合一第四開關的一端; 一第二運算放大器,具有一第三輸入、一第四輸入及一第二輸出,其中該第三輸入電性耦合該第四開關的另一端且該第四輸入電性耦合該參考電壓;以及 一第二電容,具有一第三端及一第四端,其中該第三端經一第五開關電性稱合該第三輸入,該第四端經一第六開關電性耦合該第二輸出,且該第三端更經由一第七開關電性耦合該參考電壓,該第四端更經由一第八開關電性I禹合一取樣輸出。
9.根據權利要求8所述的多階取樣保持電路,其特征在于其更包括一第九開關與該第一電容并聯。
10.根據權利要求8所述的多階取樣保持電路,其特征在于其更包括一第十開關串聯于該取樣輸入與該第二輸入之間。
11.一種多階取樣保持電路,其特征在于用以降低瞬間噪聲所導致的取樣過飽和問題,該多階取樣保持電路包括: n個取樣保持電路,彼此串接成一 n階取樣保持電路,每一該n個取樣保持電路接收前一階取樣保持電路輸出的多個取樣信號并累加成為一累加信號,并輸出該累加信號成為后一階取樣保持電路所接收的該些取樣信號之一,其中n > 2且n為自然數, 其中,該n階取樣保持電路中的一第一階取樣保持電路分次取樣一感測器的一感測信號并累加成為該第一階取樣保持電路的該累加信號。
12.根據權利要求11所述的多階取樣保持電路,其特征在于其中每一該n個取樣保持電路在一相對設定時間輸出每一該n個取樣保持電路的該累加信號。
13.根據權利要求12所述的多階取樣保持電路,其特征在于其中每一該n個取樣保持電路包括一積分電路及至少一開關,其中該至少一開關是用以控制前一階取樣保持電路的該相對設定時間的長短。
14.根據權利要求13所述的多階取樣保持電路,其特征在于其中該第一階取樣保持電路的該至少一開關用以控制該第一階取樣保持電路的該積分電路在該相對設定時間內對該感測器的該感測信號分次取樣的次數。
15.根據權利要求13所述的多階取樣保持電路,其特征在于其中每一該n個取樣保持電路的該至少一開關是用以控制每一該n個取樣保持電路的該積分電路在該相對設定時間內對該些取樣信號接收的數量。
16.根據權利要求11所述的多階取樣保持電路,其特征在于其中該感測器包括一觸控面板的一導 線。
全文摘要
本發明是有關于一種多階取樣保持電路,包括一第一取樣保持電路,分次取樣一感測信號并累加成一第一取樣信號,并輸出此第一取樣信號;以及一第二取樣保持電路,接收多個此第一取樣信號并加總成一第二取樣信號,藉此,當瞬間噪聲使得某一(些)第一取樣信號過飽和時,此第二取樣信號并不會因此而過飽和,進而增加此多階取樣保持電路對噪聲的容忍度。
文檔編號H03M1/54GK103138762SQ20121000441
公開日2013年6月5日 申請日期2012年1月4日 優先權日2011年11月30日
發明者張欽富, 林光輝 申請人:禾瑞亞科技股份有限公司