專利名稱：基于set/mos混合結構的二進制碼-格雷碼轉換器的制作方法
技術領域：
本發明涉及集成電路技術領域，特別是一種由納米器件組成的基于SET/M0S混合結構的二進制碼-格雷碼轉換器。
背景技術：
格雷碼不同于二進制碼，其相鄰兩個數之間只有一位不同。這個特性使格雷碼在數字電路中得到廣泛的應用。在有限狀態機中，較典型的是沿相鄰的狀態而變動，通過格雷碼的使用可以減少狀態的轉換次數，節省功耗。在存儲器的地址中，也是利用了格雷碼的相鄰兩個碼之間只有一位不同的特性，減少了狀態變換，從而降低了電路的動態功耗。由于傳統的電路均以二進制碼為主，因此在實際設計時需要將二進制碼轉換為格雷碼。傳統的基于CMOS器件設計的二進制碼-格雷碼轉換器需要消耗較多的晶體管，功耗較大，集成度不高。隨著集成電路性能要求的不斷提高，傳統的二進制碼-格雷碼轉換器已經滿足不了電路性能的要求。
發明內容
本發明的目的是提供一種基于SET/M0S混合結構的二進制碼-格雷碼轉換器。本發明采用以下方案實現一種基于SET/M0S混合結構的二進制碼-格雷碼轉換器，其特征在于包括第一、二、三、四信號輸入端以及第一、二、三二輸入SET/M0S混合電路；所述第一信號輸入端與所述第一 SET/M0S混合電路的第一輸入端連接；所述第二信號輸入端與所述第一 SET/M0S混合電路的第二輸入端以及所述第二 SET/M0S混合電路的第一輸入端連接；所述第三信號輸入端與所述第二 SET/M0S混合電路的第二輸入端以及所述第三SET/M0S混合電路的第一輸入端連接；所述第四信號輸入端與所述第三SET/M0S混合電路的第二輸入端連接。在本發明一實施例中，所述的二進制碼-格雷碼轉換器滿足以下轉換邏輯=Gi =Bi Bi+1 (i=0, 1，...，n-1)；其中Gi表示輸出，Bi表示輸入。本發明一實施例中，所述的SET/M0S混合電路包括一 PMOS管，其源極接電源端Vdd ；一 NMOS管，其漏極與所述PMOS管的漏極連接；以及一 SET管，其與所述NMOS管的源極連接。本發明一實施例中，所述PMOS管的參數滿足溝道寬度Wp為22 nm,溝道長度Lp為66 nm,柵極電壓Vpg為0. 4 V ；所述NMOS管的參數滿足溝道寬度Wn為22 nm,溝道長度Ln為66 nm，柵極電壓Vng為0. 4 V ；所述SET管的參數滿足隧穿結電容Cs，Cd為0. 1 aF,隧穿結電阻Rs，&為350 1(0，背柵電壓￥&1為0.5￥，背柵電容(&1為0.2 aF，柵極耦合電容Ca為0. 1 aF，柵極耦合電容Cb為0. IaF0本發明提出的二進制碼-格雷碼轉換器電路結構簡單，僅消耗3個PMOS管，3個NMOS管和3個SET。輸入輸出電壓間具有較好的兼容性，輸出電壓擺幅為0.71V，有利于驅動下級電路，進行集成化的設計。整個電路的平均功耗僅為19.9nW。與傳統的基于CMOS技術的二進制碼-格雷碼轉換器相比，電路功耗明顯下降，管子數目得到了一定的減少，電路結構得到了進一步的簡化。該二進制碼-格雷碼轉換器能夠作為接口電路，在有限狀態機，存儲器等電路中得到應用，有利于進一步降低電路功耗，節省芯片面積，提高電路的集成度。
圖1為本發明基于SET/M0S混合結構的二進制碼-格雷碼轉換器原理圖。圖2為本發明二輸入的SET/M0S混合電路原理圖。圖3為本發明二輸入SET/M0S混合電路實現的異或功能仿真曲線。圖如和圖4b為本發明二進制碼-格雷碼轉換器的仿真特性曲線。
具體實施例方式下面結合附圖及實施例對本發明做進一步說明。如圖1所示，一種基于SETMOS混合結構的二進制碼-格雷碼轉換器，其特征在于 包括第一、二、三、四信號輸入端以及第一、二、三二輸入SET/M0S混合電路；所述第一信號輸入端與所述第一 SET/M0S混合電路的第一輸入端連接；所述第二信號輸入端與所述第一 SET/M0S混合電路的第二輸入端以及所述第二 SET/M0S混合電路的第一輸入端連接；所述第三信號輸入端與所述第二 SET/M0S混合電路的第二輸入端以及所述第三SET/M0S混合電路的第一輸入端連接；所述第四信號輸入端與所述第三SET/M0S混合電路的第二輸入端連接。本發明采用單電子晶體管(Single electron transistor, SET)和MOS管相混合的方式進行二進制碼-格雷碼轉換器的設計。單電子晶體管作為新一代電子器件，以其超低功耗和超小尺寸等優點備受關注。單電子晶體管具有庫侖阻塞、庫侖振蕩、相移等特性， 被認為是制造下一代低功耗、高密度超大規模集成電路的理想器件。單電子晶體管能夠與 CMOS硅工藝相兼容，SET/M0S混合電路同時具備SET和MOS管的優越性能，表現出極低的功耗、超小的器件尺寸、較強的驅動能力和較大的輸出擺幅，在多值邏輯電路、模數/數模轉換器電路、存儲器電路等方面得到了廣泛的應用。本發明多位二進制碼(B)與格雷碼(G)之間的轉換邏輯如式(1)所示，其中 Bn=O0 二進制碼與格雷碼之間的轉換僅由異或邏輯即可實現。本發明基于SET/M0S混合電路，設計了四位的二進制碼-格雷碼轉換器。四位二進制碼-格雷碼轉換器需要三個異或邏輯門。Gi = Bi 十 Bi+i (i=o, 1，···，n-1)(1)
二輸入的SET/M0S混合電路如圖2所示。該電路由1個PMOS管，1個匪OS管和1 個二輸入的SET串聯而成。電路中PMOS管作為恒流源為整個電路提供偏置電流。由于SET 正常工作的電流很小，一般為nA數量級，所以PMOS管偏置在亞閾值區。NMOS管的柵極偏壓 Vng是固定的，其值略大于NMOS管的閾值電壓Vth，使SET的漏極電壓固定為Vng-Vth。柵壓 Va，Vb通過電容耦合到庫侖島上。通過設置合適的電路參數，該二輸入的SET/M0S混合電路能夠實現異或的邏輯功能，其異或邏輯的仿真特性曲線如圖3所示。由圖3可知，對于輸入信號Va，Vb，輸出只有在兩個輸入電平不相同時才為高電平，否則均為低電平。因此，二輸入的SET/M0S混合電路能夠實現異或的邏輯功能。
本發明采用SET與MOS管混合仿真的方法，利用HSPICE仿真器對本發明提出的二進制碼-格雷碼轉換器進行了功能的仿真驗證。SET的模型是目前廣泛使用、精度高的宏模型(Compact macromodel)。該模型以子電路的形式定義在SPICE中。MOS管的模型使用目前公認的22nm的預測技術模型(Predictive technology model)。在二進制碼-格雷碼轉換器中，兩個異或門具有相同的仿真參數。在電路中，電源電壓Vdd設置為0. 80V, PMOS管和 NMOS管的寬長比(W/L)均設為1/3，主要的電路仿真參數如表一所示。
溫度3001PHOS溝道寬度(Wi)22 ran溝道長度(U)66 ran棚極電壓(X)0. 4 VOTOS溝道寬度(W,,)22 run溝道長度(U66 ran循極電壓(VJ0. 4 ？單電子晶體隧穿結電容0.1 aF管《；SET)(C· Si Ci )m穿it電阻 、R S3 Re J350 ΚΩ背柵電壓 (Vull)0. 5V背_電容 C Ccu-I)0. 2 aF柵極耦合電容 (O0. 1 aF棚極耦合電容 (C,)O.laF表一
仿真得到的特性曲線如圖如和圖4b所示。輸入信號氏為為為均為方波，所加的波形滿足四個輸入的16種邏輯組合，輸入的高低電平分別為0. 8V和0V。仿真得到的輸出波形(^GpG2A3分別以0. 07V和0. 74V為低電平和高電平。由圖如和圖4b可知，該電路能夠將輸入的四位二進制碼轉換為四位的格雷碼輸出。因此，該電路能夠實現二進制碼-格雷碼轉換器的功能。以上所述僅為本發明的較佳實施例，凡依本發明申請專利范圍所做的均等變化與修飾，皆應屬本發明的涵蓋范圍。
權利要求
1.一種基于SET/M0S混合結構的二進制碼-格雷碼轉換器，其特征在于包括第一、二、三、四信號輸入端以及第一、二、三二輸入SET/M0S混合電路；所述第一信號輸入端與所述第一 SET/M0S混合電路的第一輸入端連接；所述第二信號輸入端與所述第一 SET/M0S混合電路的第二輸入端以及所述第二 SET/MOS混合電路的第一輸入端連接；所述第三信號輸入端與所述第二 SET/M0S混合電路的第二輸入端以及所述第三SET/MOS混合電路的第一輸入端連接；所述第四信號輸入端與所述第三SET/M0S混合電路的第二輸入端連接。
2.根據權利要求1所述的基于SET/M0S混合結構的二進制碼-格雷碼轉換器，其特征在于所述的二進制碼-格雷碼轉換器滿足以下轉換邏輯Gi = Bi Bi+1 (i=0, 1，...，n-1)；其中 Gi 表示輸出，Bi 表示輸入。
3.根據權利要求1所述的基于SET/M0S混合結構的二進制碼-格雷碼轉換器，其特征在于所述的SET/M0S混合電路包括一 PMOS管，其源極接電源端Vdd ；一 NMOS管，其漏極與所述PMOS管的漏極連接；以及一 SET管，其與所述NMOS管的源極連接。
4.根據權利要求3所述的基于SET/M0S混合結構的二進制碼-格雷碼轉換器，其特征在于所述PMOS管的參數滿足溝道寬度1為22 nm，溝道長度、為66 nm，柵極電壓Vpg為0.4 V;所述NMOS管的參數滿足溝道寬度Wn為22 nm，溝道長度1^為66 nm，柵極電壓Vng為0.4 V;所述SET管的參數滿足隧穿結電容Cs，Cd為0. 1 aF，隧穿結電阻Rs，&為350K Ω，背柵電壓Vctrl為0. 5V，背柵電容Cctrl為0. 2 aF,柵極耦合電容Ca為0. 1 aF,柵極耦合電容Cb為0. IaF。
全文摘要
本發明涉及集成電路技術領域，特別是一種基于SET/MOS混合結構的二進制碼-格雷碼轉換器，其包括四信號輸入端以及三個二輸入SET/MOS混合電路，僅消耗3個PMOS管，3個NMOS管和3個SET。整個電路的平均功耗僅為19.9nW。輸入輸出電壓具有較好的兼容性，具有較大的輸出擺幅，有利于驅動下一級的電路，能夠與其它電路進行集成設計。與傳統基于CMOS器件的二進制碼-格雷碼轉換器相比，電路功耗明顯下降，管子數目得到了一定的減少，電路結構得到了進一步的簡化。該二進制碼-格雷碼轉換器能夠作為接口電路，在有限狀態機、存儲器等電路中得到應用，有利于進一步降低電路功耗，節省芯片面積，提高電路的集成度。
文檔編號H03K19/0175GK102571064SQ20121000114
公開日2012年7月11日 申請日期2012年1月5日 優先權日2012年1月5日
發明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學