專利名稱：使用鎖相環的校準的馳張振蕩器的制作方法
25日提交的美國專利申請號12/693，228中)。雖然圖I的實施例可以被認為是用于當前討論的時鐘電路的示例性實施例，但是也可以使用其它基于弛張振蕩器的時鐘電路。圖2是弛張振蕩器111的示例性實施例的框圖，然而如由圖1，可以使用其它的實施例。在這樣的弛張振蕩器中，輸出時鐘CLK的產生是通過兩個電容器C0203和C1213的充電和放電，以及兩個比較器Comp 0201和Comp 1211，以及由互耦的與非門221和223和反相器225構成的RS鎖存器。來自IDAC 101的恒流源IOsc對電容器C0203充電。當跨電容器C0203的電壓vcap I達到來自VRefGen 103的參考電平Vref2時，比較器Comp0201設定RS鎖存器，即到與非門223的輸入的信號set，如在Comp0201的輸出處的波形所示。鎖存器的輸出(在被231反轉后)是具有如所示波形的時鐘信號CLK。然后信號CLK (經過反相器229，其中示出在輸出處的波形)被施加到晶體管T1215的柵極從而發起對另一電容器C1213的充電操作。鎖存器的輸出(反轉的CLK信號)還施加到晶體管T0205的柵極并且使電容器C0203放電。當跨第二電容器C1213上的電壓vcap2，其波形如所示，達到參考電平時，比較器Compl211重置RS鎖存器。以這種方式，鎖存器的輸出發起對電容器C0203的 充電操作并且使電容器C1213放電。這使得在鎖存器的輸出產生連續的時鐘信號CLK。然后振蕩基頻由fCLK=I0sc/2CVRef2給出，其中C是電容器CO和Cl的電容。因此時鐘頻率取決于充電電流IOsc和C1203和C2213的電容值C。通過控制基于trim值Strim〈6: O〉設定的充電電流，修整(trim)振蕩器的頻率。對于使用這樣結構的設計，由于工藝依賴性造成的輸出時鐘頻率變化會非常大。圖3示出了隨著馳張振蕩器的工藝角和DAC控制位的這個頻率變化。縱軸是時鐘頻率，且橫軸是用于Strim〈6:0>的7比特輸入值，示出了振蕩器的實際表現。由線301示出標稱的工藝值(典型的工藝角，TT_27)的振蕩器的表現。當DAC編程比特(programming bit)在7比特輸入值上變化時，頻率的范圍從90MHz附近到320MHz附近。線303示出一對快工藝角(FF_40, FF_125)的頻率對編程比特表現，且線305示出一對慢工藝角(SS_40，SS_125)的頻率對編程比特表現。對于期望的250MHz的頻率，標稱設備的Strim值是79。這在圖3中的表I示出，其中對所示的工藝角示出與比特79對應的頻率。對于慢角，這大于40MHz小于期望的250MHz。對于快角，該頻率會比250MHz高出太多。反過來，表2示出在所示工藝變化上提供期望的250MHz所需的比特值。正是這個Strim值需要被校準。為了適應這個頻率變化，使用圖I中示出的IDAC101產生圖2所示的用于馳張振蕩器的電容器C0203和C1213充電和放電的電流lose。為了校準每個這樣的松弛振蕩器，一種技術會是使用二值搜索方法。在這個方法中，達到正確的(right)頻率所要進行的重復(iteration)次數等于DAC中可編程比特的數目Strim。例如在示例設計中是7比特，則其會需要7次重復來得到正確的輸出頻率。如果需要進行多晶片(位置(site))校準，則這花費很長時間來測量所有位置的輸出頻率并且然后取決于其各自的工藝角用對應的不同的DAC比特對不同的位置編程。為使這個校準自動化，圖4的電路以及對這個電路的瞬時響應在圖5中示出。圖4是整合(incorporate) 了相位-頻率檢測器(PFD)和最小-最大邏輯的馳張振蕩器校準電路400的示例性實施例的框圖。(PFD和最小-最大邏輯可以是標準的實現，或可以使用其它的僅-頻率檢測器塊替代PFD)。馳張振蕩時鐘源振蕩器100可以是如以上關于圖I和圖2所描述的那樣。輸入是與圖I的時鐘使能信號Clk_En對應的系統使能信號SysEn,以及trim值Strim〈6:0>。(雖然示例性實施例使用7比特trim值,但是取決于需要的范圍、精度或對兩者的需要可以使用其它值)。在圖4中，抑制了與這里的討論無關的其它輸入，諸如圖I中的參考電壓Vbg和參考電流Iref以簡化討論。基于Strim的值，振蕩器100然后如前述產生時鐘信號CLK。圖4的其它元件被用來校準Strim〈6:0>的值。在上-下計數器/最小_最大邏輯405中確定Strim的值。電路405接收初始/缺省trim值(Initial_Trim〈6:0>)并且基于UP和DN輸入，提高或降低trim值。電路405還接收參考時鐘(Clk_ref )、系統使能信號(SysEn)、時鐘校準使能信號(Clk_Cal-En)以及模塊使能信號(ModEn)。這些各種信號如下所述被用來在校準期間調整trim值。用來每次將trim值改變I比特(a bit)的trim調整值UP和DN是從頻率相位檢測器PFD 407提供的，頻率相位檢測器PFD 407的輸入是參考時鐘值(Clk_Ref)和校準使能信號(Clk_Cal_En)，以及來自Clk的反饋時鐘信號。PFD 407被用來將值CLK和參考值相比較，但是由于期望的Clk頻率可能不同于參考值(Clk_ref), 因此可以包括反饋分頻器(divider)電路403以接收來自振蕩器100的時鐘信號Clk，并且當由(Clk_Cal_En)使能時，向PFD 407合適地提供時鐘頻率fb_clk。可以在運送設備之前進行校準處理，例如在測試時期，從與標稱工藝角TT_27對應的缺省控制比特Initial_Trim〈6:0>被傳輸到對應的節點開始，并且然后時鐘塊(clockblock) 100中的振蕩器產生取決于制造的娃角(siliconcorner)的輸出頻率,其可以比期望的標稱值高或低。當使能了(使為高)控制信號Clk-Cal_En時，相位-頻率檢測器(PFD)407開始將測試器(tester)參考時鐘Clk-ref (例如是JTAG測試時鐘)與分頻的輸出時鐘fb_clk比較。如果該分頻的輸出時鐘高于檢測器參考時鐘，則產生向下(down)DN脈沖，并且DAC的控制位減少I比特(LSB)。因此時鐘塊的輸出頻率降低了。這個處理持續直到分頻的輸出時鐘非常接近測試器參考時鐘，并且時鐘塊輸出頻率非常接近期望的頻率。UP信號進行類似的過程從而當分頻的時鐘fb_clk低于測試器參考時鐘時，向更高端推動輸出時鐘。由于這個環不是一個完整的鎖相環(PLL)并且時鐘塊100的輸出頻率只是控制位Strim〈6:0>的函數,而與測試器參考時鐘沒有任何相位相關性(co-relation),在一定時間之后(當輸出頻率為正確的范圍時)，當電路重復經過產生時鐘信號、比較頻率和調整trim值的循環時，隨著Clk值在超過和低于期望的值之間變動，輸出頻率可能開始以三角的方式變化。這個三角的頻率變化的范圍依賴于PFD的敏感度并且歸因于其它幾個因素。第一因素是圖4的示例性實施例使用相位-頻率檢測器PFD 407，其設法改變Strm的trim比特或控制位從而使得輸出頻率接近期望的值。一旦輸出頻率在期望的輸出頻率附近，然后PFD 407開始調整兩個輸入頻率的相位，意味著其試圖增加/降低頻率從而使得相位也是對準的(aligned)。為了對準這些相位，PFD 407的輸出UP和DN會在相位沒有對準而其試圖增加和降低頻率時不斷給出高脈沖或低脈沖。歸因于這個相位對準問題，輸出頻率趨于糾正過度。另一個因素是，如可以從圖I和圖2中看到的，圖4的環對塊100的唯一的控制是通過Strm〈6:0>設置。由于馳張振蕩器塊111的輸出頻率Clk與輸入參考頻率沒有任何相位相關性(co-re I at i on ),所以當Strm中比特改變時,頻率以例如 2MHz的增量增加而和沒有任何的相位相關性。Γ2ΜΗζ是基于如圖3所示的示例設計值，但是可以隨著工藝角和溫度而變化)。如果期望的頻率是例如250MHz，則這個系統不會正好對準250MHz，而是會超過/低于這個值。由于Clk值會由于trim比特的分辨率而略微發散，而不是會聚到250MHz，該頻率會在兩個連續的值之間振蕩，諸如249MHz和251MHz。
雖然超過的量可以通過例如增加PFD的頻率檢測敏感度和降低其相位敏感度而降低，但是仍舊有一定程度的過度糾正是最好應該被處理的。在示例性實施例中，這通過包括塊405的最小-最大邏輯和上-下計數器電路而藉由最小-最大方法得以解決。將參照圖5解釋這樣的使用。圖5中，系統要被校準到256MHz的頻率，其利用256的分頻器比允許與IMHz的參考頻率進行比較。為使時鐘電路開始操作從而可以被校準，使系統使能信號(SysEn)取高，如圖5中第三條線(trace)所示,并且振蕩器提供由Initial_Trim值確定其頻率的時鐘信號。在此例中，這對應于大約301MHz，如圖5的最上一條線所示。為了開始實際的校準過程，時鐘校準使能信號Clk_Cal_En走高，如圖5的第二條線中所示，并且由于時鐘頻率在預計的頻率之上，因此trim值開始向下計數(count down),且時鐘頻率(最高的線)朝向期望的頻率相應地降低。然而，如所述，系統會超過(或者而是低于)預計的頻率一定距離，之后其自身反轉，開始增加并在高的那端超出。這種過度糾正繼續，從而導致上述的三角波形。一旦輸出頻率在確定的范圍中且以這種三角方式變化，則“ModEn”信號(圖5最下面的線)被使能(使為“高”)。一旦這個信號被使能，塊405的最小-最大邏輯找到與三角頻率變化中的最大和最小頻率對應的DAC控制位，并且當這個“ModEn”信號隨后走“低”時，這個邏輯將平均控制位鎖定在“ Strim〈6: 0> ”節點，其對應于時鐘的塊的期望的頻率輸出。這些比特可以由測試器讀取并為特定的晶片(die)編程或可以存儲在芯片的存儲器中或寫在E-fuse上。關于何時開始和結束最小-最大過程，即何時使能和無效ModEn,該過程在校準已經進行足夠長到建立三角行為并且持續足夠長到具有至少一個最小值和最大值之前都不應開始。然而，總體而言，由于這種方法比現有技術的方法顯著快得多，因此可能等待等同于幾個最低和最高峰值后使ModEn取高并且令其在幾個循環保持為高。這些值可以通過考慮幾個典型的設備，并且然后允許相對寬松的時間寬限(margin)來設定，其中ModEn的使能、無效點可以基于調整trim值的時間或重復次數來設定。由此機制，示例性設備(對應于圖3的值)可以在 300微秒內完成全部校準周期，而這比使用典型的現有技術配置的 I. 7秒的校準時間顯著地小得多。而且不需要任何昂貴的輸出頻率測量系統。就各種控制信號而言，Clk_Cal_En信號可以在相比于SysEn的一定量的延遲之后產生；并且在SysEn和Clk_Cal_En之間的這個延遲應該大于振蕩器的穩定用時間。Clk_Cal_En信號也可以由固件獨立地控制，從而控制測試功能或校準過程。在示例性實施例中，振蕩器的典型的穩定用時間是飛00ns。類似地，在相比于Clk_Cal_En的一定延遲之后內部產生“ModEn”信號，并且該延遲時間可以在設計階段預先限定。如關于圖3以上所討論的，該電路通常會是芯片上更大的電路的一部分，該芯片作為晶圓(wafer)的一部分形成，該晶圓根據典型的工藝角預計地制造。典型的工藝角是如下工藝角，在該工藝角中，芯片上的各種設備被制造以具有為該設備指定的典型的或標稱的值，且對應于圖3中線301的“TT_27”設備。由于工藝偏差，實際中晶圓可能處于慢
(SS)或快(FF)工藝角中；下面的也不少見晶圓或特定的硅芯片不是全部在特定的，例如FF角而只是部分如此。這些工藝偏差是上述技術所要確定和補償的。在離開這個主題之前，進一步考慮這些偏差。例如，參照圖3的表1，在FF角中，對于初始Strim比特設定79，輸出頻率是 300MHz，而此例中期望的頻率是250MHz。還有的可能就是在同樣的晶圓的其它地方形成的類似的時鐘電路也在不那么快、但比典型角快的角中，提供例如270MHz或者在250MHz到IOOMHz之間的其它頻率(同樣的偏差也發生于慢(SS)角設備)。在如上所述的校準過程中，對于快角，Strim的控制位會逐步減少(step down)并且會最終被設定為提供期望的250MHz的頻率。通過隨后測量初始trim比特和最終的trim比特之間的差，可以確定若干重要的信息第一個，通過查看符號差(初始Strim比特-最終Strim比特)，確定芯片是在快(FF)角還是慢(SS)角中。這個差對于FF角中的芯片會是正的，而如果芯片在SS角中則會是負的。第二個得到的重要的信息是該芯片有多快(FF)或多慢(SS):例如，對于250MHz的時鐘頻率，通過參考圖3的表2，可以看到如果Strim值從比特79移到54，則該芯片是在完全的FF角中；但是如果校準只將Strim值從初始的79變為67，則芯片相對于“完全的”TT角只有飛0%快。可以從這個校準過程提取這個額外的信息。這個額外的信息，作為·馳張振蕩器校準過程的副產品，可以然后被用于微調(finetune)芯片的不同部分，諸如參考電壓、電流或其它重要的工藝依賴型的設備參數。已經為了說明和描述的目的呈現了以上本發明的詳細描述。其并非旨在是排他的或將本發明限制為所公開的確切形式。根據以上教導的很多修改和改變是可能的。描述的實施例被選擇來最好地描述本發明的原理及其實際應用，從而使本領域的其他技術人員能夠在適合于假想的特定使用時在各種實施例中且以各種修改最好地使用本發明。本發明的保護范圍旨在由所附的權利要求來限定。
權利要求
1.一種電路,包括 時鐘產生電路，包括馳張振蕩器，馳張振蕩器產生具有取決于修剪值的頻率的可校準的輸出時鐘信號； 頻率比較電路，連接以接收參考時鐘信號和從可校準的時鐘信號得到的反饋時鐘信號，并且提供該反饋時鐘信號具有高于還是低于該參考頻率的頻率的指示；以及修剪值調整電路，包括 上-下計數器，連接以接收該指示，并且響應于該指示從初始/缺省修剪值開始調整該修剪值更高或更低；以及 最小-最大邏輯，其中響應于賦予使能信號，確定修剪值中的最小值和最大值，并且響應于去除該使能信號，將修剪值設定為從修剪值中的最小值和最大值得到的值。
2.根據權利要求I所述的電路，其中時鐘產生電路還包括 電流源，連接以接收該修剪值，產生取決于該修剪值的電流值，以及向馳張振蕩器提供該電流值。
3.根據權利要求2所述的電路，其中時鐘產生電路還包括 電壓調節電路，連接以向馳張振蕩器提供電壓供應；以及 參考產生電路，連接以向電壓調節電路和馳張振蕩器電路供給參考電壓。
4.根據權利要求2所述的電路，其中馳張振蕩器包括第一電容器和第二電容器，每個電容器連接以從電流源接收電流。
5.根據權利要求I所述的電路，還包括 分頻器，連接以接收可校準的輸出時鐘信號，并從該可校準的輸出時鐘信號產生分頻的反饋時鐘信號。
6.根據權利要求I所述的電路，其中參考時鐘是外部供給的。
7.一種校準從馳張振蕩器產生時鐘信號的時鐘電路的頻率的方法，包括 接收初始修剪值； 重復地進行包括下述的過程 由馳張振蕩器產生時鐘信號，該時鐘信號具有取決于修剪值的頻率； 將時鐘信號的頻率與參考時鐘頻率值進行比較；以及 基于該比較調整修剪值； 在多次重復地進行該過程之后，確定在此期間修剪值中的最大值和最小值；以及 基于修剪值中的最大值和最小值設定最終的修剪值。
8.根據權利要求7所述的方法，還包括 在電流源處接收該修剪值；以及 在該電流源中產生取決于該修剪值的電流值；以及 向馳張振蕩器供給該電流值。
9.根據權利要求8所述的方法，還包括 從電壓調節電路向馳張振蕩器提供電壓供應；以及 從參考產生電路向電壓調節電路和馳張振蕩器電路供給參考電壓。
10.根據權利要求8所述的方法，其中所述馳張振蕩器包括第一電容器和第二電容器，該方法還包括在第一和第二電容器處接收來自電流源的電流。
11.根據權利要求7所述的方法，還包括 在分頻器處接收時鐘信號；以及 在分頻器上從時鐘信號產生分頻的反饋時鐘信號，其中所述將時鐘信號的頻率與參考時鐘頻率值進行比較將分頻的反饋時鐘信號與參考時鐘頻率比較。
12.根據權利要求7所述的方法，其中所述參考時鐘是外部供給的。使用鎖相環的校準的馳張振蕩器技術領域
本發明總體涉及用于集成電路的時鐘源的領域，并且更具體地涉及基于弛張振蕩器的時鐘源及其校準。
背景技術：
片上系統(SoC)電路通常具有嵌入的時鐘源，經常是產生時鐘信號的鎖相環(PPL)0雖然這些PLL電路是提供精確的時鐘信號的標準方式，但是它們具有一些特別是對于應用(諸如例如類似MicroSD卡的小外形存儲卡)的缺陷。這些缺陷之一是這些設備具有很小尺寸的板，從而變得難以為外部的晶體振蕩器找到地方，而外部的晶體振蕩器是被作為PLL的參考時鐘所需的。另一方面是如果可以除去對晶體的使用，則成本節約對于大容量的(highvolume)產品是顯著的。弛張振蕩器是作為對PLL的替代物而被廣泛使用的時鐘源。弛張振蕩器不需要外部的參考時鐘，但是主要由于過程依賴性(process dependence)而遭受較大的輸出頻率變化，且因此需要校準。由于人工干預，校準時間會較長并且需要例如高帶寬示波器的昂貴器材。發明內容
根據本發明的總的方面，一種電路具有時鐘產生單元，包括馳張振蕩器，馳張振蕩器產生具有取決于修剪(trim)值的頻率的可校準的輸出時鐘信號。該電路還包括頻率比較電路以及trim值調整電路。該頻率比較電路連接以接收參考時鐘信號和從可校準的時鐘信號得到的反饋時鐘信號，并且提供該反饋時鐘信號具有高于或低于該參考頻率的頻率的指示。(這里，只有在校準過程期間才需要這個外部參考時鐘。)該trim值調整電路包括上-下計數器，連接以接收該指示并且響應于該指示從初始/缺省trim值開始調整該trim·值更高或更低；以及最小-最大邏輯，響應于賦予(assert)使能信號,確定trim值中的最小值和最大值，并且響應于去除(de-assert)該使能信號,將trim值設定為從trim值中的最小值和最大值得到的值。
其它方面包括一種校準從馳張振蕩器產生時鐘信號的時鐘電路的頻率的方法。該方法包括接收初始trim值并且重復地進行包括下述的過程由馳張振蕩器產生具有取決于trim值的頻率的時鐘信號；將時鐘信號的頻率與參考時鐘進行比較；以及基于該比較調整trim值。在多次重復進行該過程之后，該方法確定在這個期間trim值中的最大值和最小值并且基于該最大值和最小值設定最終的trim值。
本發明的各方面、各種優點、特性和實施例被包括在其以下的示例性例子的描述中，其描述應與附圖一起。這里參考的所有專利、專利申請、文章、其它公開、文獻和事物在這里通過這個參考出于所有目的全文并入于此。如果在任何并入的公開、文獻或事物和本申請之間有任何限定或術語使用的不一致或者沖突，需以本發明的限定或術語使用為準。
圖I是基于弛張的時鐘源的示例性實施例的框圖。
圖2是弛張振蕩器的示例性實施例的框圖。
圖3示出在弛張振蕩器中隨著工藝角(process corner)和DAC控制位的頻率變化。
圖4示出具有相位-頻率檢測器(PFD)、分頻器和最小-最大邏輯(min-maxlogic)的弛張振蕩器校準機制的示例性實施例。
圖5示出PFD和最小-最大邏輯對弛張振蕩器的瞬時響應。
具體實施方式
以下提供了一種用于過程獨立的、基于自校準弛張振蕩器的時鐘源的技術和相應 的電路。相對于鎖相環(PLL)的使用，基于弛張振蕩器的時鐘源的使用具有需要較小空間和成本更低的優點。雖然弛張振蕩器之前已經被用于各種應用，但是由于工藝偏差(processvariation)其趨于變得相對地不精確且需要相對長時間來精確地校準。例如，在典型的現有技術的布置下，容納(accomodate)弛張振蕩器的工藝偏差所需的校準時間可以為I秒或2秒的數量級，并且需要昂貴的組件諸如高帶寬示波器用于校準。這里呈現的技術和電路可以顯著地減少校準所需的時間到示例性實施例中的幾百微秒的數量級并且不需要外部組件。由于這個方法可以相當大程度地減少測試時間、關聯的測試成本并且因此減少了最終產品的成本。
因此，雖然這里呈現的本技術和電路在更廣范圍上適用，但是其對于小尺寸的設備、大量生產的產品或兩者是特別有利的。一個這個的例子是非易失性存儲卡，特別是那些小封裝的卡，諸如例如microSD、SD、記憶棒、或緊湊的閃卡，其需要精確的時鐘源用于其控制器。可以在下述美國專利5, 887，145 ;6，040，622 ;6，279，114 ;6，820，148 ;6，901，457 ；.7，090，124 ;7，305，535 和 7，364，090 ;下述美國專利公開=2004/0064612 ；2004/0215996 ；和于2009年9月15日提交的國際專利申請WO IB2009/006841中找到有關非易失性存儲卡和相關的設備的更多細節。
圖I是不需要外部參考時鐘的基于弛張振蕩器的時鐘源100的示例的框圖。通過設定輸入trim值(Strim),可以快速地(在幾百毫微秒(nS)內)且精確地設定期望的輸出時鐘信號(CLK)的頻率。在此例中，trim值Strim〈6:0>是饋入IDAC 101的7比特值。電流源IDAC 101還接收參考電流Iref并且根據trim比特Strim〈6:0>成倍增加(multiply)參考電流Iref，并且為振蕩器111提供充電電流IOsc。trim信號確定IOsc的值，其進而確定時鐘信號CLK的頻率，從而允許在例如從100MHz到250MHz的頻率范圍上精確地設置時鐘頻率，從而允許將同樣的電路應用到許多應用。
時鐘電路100還接收用于振蕩器111的使能信號Clk_En，該信號還被提供給IDAC.101。本地電壓參考生成電路VRefGen 103接收諸如由能帶隙(bandgap)設備提供的精確的參考輸入Vbg，并且為本地調節器(regulator) 105提供參考電壓(VRefl)且為振蕩器111提供參考電壓(VRef2)。本地電壓調節器OscReg 105為振蕩器111提供例如I. 2伏的本地供應(Vdd_loc)以減少輸入供應電壓變化(在此例中是I. 6V到3. 6V)上的頻率變化，從而提供對供應電壓變化的不敏感度(immunity)ο (有關這里應用的電壓調節電路的更多細節及其例子呈現在于2009年12月8日提交的美國專利申請號12/632，998和于2010年I月
全文摘要
呈現了一種用于過程獨立的、基于自校準弛張的時鐘源的技術和相應的電路。這里所呈現的該技術和電路可以大量減少校準所需要的時間和成本。基于弛張的時鐘源產生其頻率基于trim值的時鐘信號。從初始trim值開始產生時鐘信號，將該時鐘信號的頻率與參考時鐘頻率值比較，并且相應地每次上下調整trim值1比特。在這個過程已經繼續了一段時間之后，使用最小-最大邏輯以確定最大和最小的trim值，以及基于這些設置用于時鐘的最終trim值。這個校準過程還可以被用于提取在特定芯片硅上的實施是否或有多少是在快或慢的工藝角中。
文檔編號H03L7/099GK102934363SQ201180027956
公開日2013年2月13日 申請日期2011年3月30日 優先權日2010年4月6日
發明者D.潘喬里, B.奧德達拉, N.普雷薩德, S.博加, S.R.薩賓尼, J.納雷達西 申請人:桑迪士克科技股份有限公司