專利名稱：德爾塔-西格瑪調制器的制作方法
技術領域：
本發明涉及一種調制方法和相關的用于德爾塔-西格瑪轉換器的調制系統。
背景技術：
德爾塔-西格瑪(或西格瑪-德爾塔)轉換器是公知類型的轉換電路，其提供低執行成本的高分辨率輸出。圖I中示出一種已知的二階德爾塔-西格瑪轉換器的實施例。接收模擬輸入信號10，從該輸入信號減去反饋誤差信號12。作為結果差值在第一積分器14中積分(或相加)。誤差信號16隨后從第一積分器14的輸出中減去,作為結果的差值是第二積分器18的輸入。第二積分器18的輸出發送至比較器20，該比較器根據輸入信號值輸出高值或低值。比較器20的輸出連接至鎖存器22的輸入,該鎖存器由系統時鐘24驅動。鎖存器22輸出單一 位流，該位流是德爾塔-西格瑪轉換器的輸出26，該位流可被合適的輸出硬件(未示出)使用，以在所要求的合適范圍內產生輸出值。該單一位流也用作至I位數模轉換器(DAC) 28的輸入，該DAC 28的輸出用作反饋信號，該反饋信號用于兩次減法運算12和16。用于任意輸入信號的相應的反饋信號在圖2中示出。可以看見的是，DAC 28的反饋信號輸出跟隨時鐘24的時序和脈沖寬度。本發明的目的是提供一種德爾塔-西格瑪系統，該系統具有改進的噪音特征、性能以及靈活的執行。
發明內容
因此，提供一種用于轉換器的調制方法，該轉換器具有接收輸入信號的輸入電路以及提供轉換輸出信號的輸出電路，該調制方法包括以下步驟接收來自輸入電路的比較器輸出；基于第一時鐘，采樣所述比較器輸出；基于所述第一時鐘，產生正向脈沖至輸出電路；基于第二時鐘，產生用于所述輸入電路的反饋信號，其中，所述第二時鐘具有比所述第一時鐘更小的頻率。優選地，所述方法包括延遲所述反饋信號的步驟，該反饋信號相對于所述采樣延遲。優選地，所述方法包括當所述采樣的比較器輸出為高時，發送所述正向脈沖至所述輸出電路的步驟。優選地，所述產生正向脈沖的步驟是基于至少一個系統常數，其中，所述系統常數取決于所述輸入電路的輸入信號或所述輸出電路的輸出信號中至少一個信號的特性。優選地，所述方法包括檢測所述輸入電路的輸入信號以及所述輸出電路的輸出信號的特性的步驟。還提供一種用于德爾塔-西格瑪轉換器的調制方法，該德爾塔-西格瑪轉換器包括輸入電路和輸出電路，該輸入電路用于接收輸入信號和提供具有負反饋回路的積分輸入信號，該輸出電路用于接收調制輸出信號和產生轉換輸出信號，其中，所述方法包括以下步驟提供所述輸入硬件電路的積分輸入信號的比較器輸出；對所述比較器輸出采樣，所述采樣是基于第一時鐘頻率的；在所述采樣比較器輸出上執行正向調節操作，以為所述輸出電路提供調制輸出信號;基于所述采樣比較器輸出，產生調制反饋信號，所述產生是基于第二時鐘頻率的；以及輸出所述調制反饋信號至所述輸入電路，·
其中,所述第一時鐘頻率小于所述第二時鐘頻率。由于反饋系統在比采樣系統快的時鐘上運行，反饋信號不具有與采樣比較器輸出同樣的脈沖寬度。因此，系統通過不同的反饋，運行A*x+B線性變換的一部分(通常地，反饋時間與米樣時間相同)。在優選的實施例中，該差值約為14/63。優選地，所述輸入電路和輸出電路用于提供輸入信號和轉換輸出信號格式的不同組合，其中，所述方法包括檢測輸入電路和輸出電路的輸入-輸出格式組合的步驟，其中，所述執行正向調節操作的步驟是基于所述檢測到的輸入-輸出格式組合。輸入和輸出硬件可配置為在不同構造的輸入信號和輸出信號之間轉換，例如，具有不同的電壓范圍，使用不同的參考電壓，無論輸入或輸出是電流信號或電壓信號等等。因此，系統能夠檢測哪個特定組合是當前選定的，并且能夠相應地調整調制技術。優選地，所述執行正向調節操作的步驟包括在所述采樣比較器輸出上執行數學運算，所述數學運算是基于一組常數，其中，所述方法包括以下步驟在內存中存儲多個常數；檢測輸入電路和輸出電路的輸入-輸出格式組合；以及基于所述檢測的輸入-輸出格式組合，從內存中的所述多個常數中選定一組常數；使用所述選定的一組常數，執行所述數學運算。由于正向調節可使用一組常數來表征，其中，所述常數取決于德爾塔-西格瑪轉換器期望的輸入/輸出特性，系統可基于選定的輸入/輸出組合動態的調整。為此，一系列常數可預先確定，并且存儲在轉換器的內存中，當需要時(也就是，當轉換器的輸入/輸出設置變化時)可訪問內存。優選地，所述執行正向調節操作的步驟包括以下步驟在累加器中加入常數，其中，所述常數值基于所述采樣比較器輸出來選定；以及基于所述累加器的輸出，產生調制輸出信號。優選地，所述執行正向調節操作的步驟包括以下步驟如果所述采樣比較器輸出是高，在累加器中加入第一選定常數Kl，和發送調制輸出信號至所述輸出電路，所述調制輸出信號基于所述累加器的輸出；和
如果所述采樣比較器輸出是低，則在所述累加器中加入第二選定常數K2。所述比較器輸出可以是高電平值或低電平值，也就是，邏輯的‘I’或邏輯的‘O’。這用于確定，正向脈沖是否應當從調制部分發送至輸出電路，以轉換成合適的輸出信號。還確定了通過正向調節電路執行的運算。應當注意的是，當正向脈沖產生時，累加值的整數部分可被清除。優選地，所述方法包括當產生調制輸出信號時，清除累加器的整數部分的步驟。優選地，所述方法包括提供所述第一選定常數Kl和所述第二選定常數K2的步驟，其中，Kl和K2由公式限定
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Vrefln Di^ ...... FB其中，Dig_Per是所述第一時鐘頻率的周期，Dig_FB是調制反饋信號的一個周期的持續時間，Vincw是輸入低電壓，Vinloost是輸入高電壓，Voutcw是輸出低電壓，Vouticicw是輸出高電壓，VrefIn是輸入參考電壓，VrefOut是輸出參考電壓。這些常數的使用導致德爾塔-西格瑪轉換器的系統轉移函數Vait=Vln · (k「k2)+Vref · k2=VIn · α+β這可根據需要輕易地建模和模擬。優選地，所述方法包括將常數Kl和Κ2存儲為二進制補碼的步驟，其中，所述加入步驟包括二進制補碼加法。將常數存儲為二進制補碼允許精確組合、簡單的計算執行、以及有效存儲。優選地，所述發送調制輸出信號至所述輸出電路的步驟包括將加法運算的整數結果作為調制輸出信號發送。優選地，所述常數Kl和Κ2限定為24位值，其中，8位包括常數的整數值，其中，所述加法步驟包括24位累加運算，其中，所述發送調制輸出信號至所述輸出電路的步驟包括將24位累加代表整數值的8位，作為調制輸出信號發送。由于二進制補碼格式在累加器中允許簡單的常數加法，系統可在基本硬件中輕易地執行，例如，簡單的微處理器。優選地，將這8位選定作為24位值的最高有效字節。優選地，所述方法包括以下步驟提供具有第一時鐘頻率的第一時鐘；和提供具有第二時鐘頻率的系統時鐘，其中，所述第一時鐘通過向下采樣所述系統時鐘提供。向下采樣所述系統時鐘提供了一種產生時鐘的簡單方法，該時鐘具有比系統時鐘更低的頻率。該向下采樣是基于一組常數Dig_Per，該常數Dig_Per是第一時鐘頻率的期望周期。優選地，所述產生調制反饋信號的步驟包括以下步驟為所述系統時鐘的脈沖計數，以提供計數值CNT ;和當CNT小于預定周期值Dig_FB時，將所述采樣比較器輸出作為所述調制反饋信號輸出；當CNT大于預定周期值Dig_FB時，將O作為所述調制反饋信號輸出。這使得反饋脈沖的預定長度-Dig_FB_按照系統時鐘的脈沖。因此，反饋信號不具有與采樣比較器輸出的單一位流中的位相同的脈沖寬度。
優選地，所述產生調制反饋信號的步驟包括以下步驟初始化用于所述第一時鐘的每個脈沖的所述CNT值。這使得計數器隨著第一時鐘的每個脈沖被重置。優選地，所述產生調制反饋信號的步驟包括執行所述調制反饋信號的數字信號向模擬信號的轉換。優選地，所述提供比較器輸出的步驟包括將所述輸入硬件電路的積分輸出與閾值比較的步驟。還提供一種信號轉換器，包括輸入電路，用于接收輸入信號和提供具有負反饋回路的積分輸入信號；輸出電路，用于接收調制輸出信號和產生轉換輸出信號；和控制器，用于接收所述積分輸入信號和輸出調制反饋信號至所述輸入電路，以及輸出調制輸出信號至所述輸出電路，其中，該控制器用于執行任何以上描述的方法的步驟。優選地，所述轉換器是德爾塔-西格瑪轉換器。優選地，該轉換器用于將輸入電壓或電流信號轉換為輸出電壓或電流信號。還提供一種用于轉換模擬值至電壓值的方法，通過數字處理器執行至少以下步驟a :在電流和電壓模擬輸入值之間執行選擇，b :在電流和電壓模擬輸出值之間執行選擇，c :在輸入和輸出之間執行電氣隔離，d :執行輸入電流值的模擬數字轉換，e :輸入轉換由二階西格瑪-德爾塔轉換器執行，西格瑪-德爾塔轉換器的反饋脈沖由數字處理器中的CCP寄存器產生，f :發送數字輸入值至至少一個光電耦合器，和g :執行在光電耦合器輸出端產生的數字信號的數模轉換。
現在將描述本發明的實施例，僅通過舉例的方式，并參考相應的附圖，其中圖I是已知的二階德爾塔-西格瑪轉換器的示意圖；圖2是圖I的轉換器的采樣信號圖；圖3是電路圖，其示出了根據本發明的調制系統；
圖4是根據本發明的調制方法的流程圖；圖5是圖3中系統的采樣時序圖；圖6是本發明系統的運行和時序的原理圖；圖7是本發明系統的功能塊的原理圖；以及圖8是常數Kl和K2如何存儲以及累加模塊如何呈現在本發明系統中的圖例。
具體實施例方式根據本發明實施例的德爾塔-西格瑪轉換器的實施例在圖3中示出。該系統包括用50表不的輸入硬件電路、用60表不的輸出硬件電路、以及用70表不的調制系統。輸入硬件電路50包括任何合適的德爾塔-西格瑪構造。圖3中示出的電路包括二 階德爾塔-西格瑪的布局，具有積分運算器(OpAmps) ICl和IC2，配置為接收輸入信號Vin和執行兩次積分運算，該積分運算具有負反饋信號52。輸入硬件電路50產生積分輸入信號Vin 54。輸入硬件電路50可以說是執行圖I的部件10，12，14，16，18的特征。為輸入硬件電路50的運行提供參考電壓VrefIn。輸出硬件電路60包括任何合適的電路，該電路用于接收德爾塔-西格瑪轉換器的調制輸出信號62，并且將脈沖信號62轉換至恰當的基于輸出的電壓或電流。脈沖信號62可以是脈沖寬度調制輸出信號的形式。輸出硬件電路包括參考電壓VrefOut。VrefIn和VrefOut是輸入和輸出硬件(HW)電路中的參考電壓，并且可通過操作員特定設置電壓電平，德爾塔-西格瑪轉換器以該電壓電平運行。例如，如果整個電路優選標準化操作，兩個參考電壓均可設置在5V，同樣地，輸入和輸出電路可設置不同的參考電壓，這取決于系統要求。調制系統70包括比較器72 (例如，簡單的I位模數轉換器(ADC))，其用于接收所述積分輸入信號Vin’ 54，并且提供高或低信號形式的輸出。鎖存器74對所述高或低信號采樣，該鎖存器74由第一時鐘信號76觸發。鎖存器74的輸出提供為單一位流。調制器進一步包括數模轉換器(DAC) 78，用于產生反饋信號，該信號作為用于輸入硬件電路50的負反饋52輸出。在調制系統70中提供系統時鐘80。系統時鐘80被向下米樣82，以提供所述弟一時鐘信號76。執行向下采樣82，使得第一時鐘信號76通過等同于常數Dig_Per的比率被向下采樣。使用第二鎖存器84產生反饋信號，該鎖存器84的輸入是由鎖存器74輸出的單一位流，第二鎖存器84由系統時鐘80觸發。第二鎖存器84由第一時鐘信號76開啟或初始化。初始化中，第二鎖存器84執行以下運算Clear CNT (清空 CNT)IF CNT<Dig_FB (如果 CNT〈常數 Dig_FB)THEN Q=A (則 Q=A)ELSE Q=O (否則 Q=O)Dig_FB是常數，定義為產生的反饋脈沖的期望長度。一個實施例中，Dig_Per等于63個時鐘周期且Dig_FB等于14個時鐘周期。這允許反饋脈沖低于一個數字周期，這是普通德爾塔-西格瑪調制器中的情形。
值63來自以下公式Tosc=4*l/Fosc=4/(8*10"6)=500納秒，其中，Fosc是用于微處理器的振蕩器頻率，該微處理器在本實施例中用作調制系統70，且指令時鐘4倍于1/Fosc (特定的微芯片PIC)。特定采樣頻率約 32kHz，其給出1/32000/500納秒=62. 5指令時鐘約 63 (=Dig_Per).數字反饋的值從系統將處理的輸入/輸出關系中選擇。這種情況下，Dig_FB設置在14，提供穩定的用于前饋調節的常數(以下描述)。可以理解的是，為該常數可選擇其他值。調制系統70進一步包括正向脈沖計算模塊86，用于在采樣比較器輸出上執行信號調節。正向脈沖計算模塊86用于產生調制輸出信號62，該信號62被輸出硬件電路60接··收。正向脈沖計算模塊86包括累加器模塊(未示出)，優選地，用于執行24位累加。參考圖4，正向脈沖計算模塊86執行方法的以下步驟。在步驟100，通過基于第一時鐘信號76的鎖存器74進行采樣。正向脈沖計算模塊86檢測(步驟102)該采樣值是‘I’還是‘O，。如果是‘I’，反饋脈沖將在第二鎖存器84 (如上所述)產生(步驟104)。在正向脈沖計算模塊86中，第一常數Kl將在累加器中相加(步驟106)。調制輸出信號62 (也叫正向脈沖)是由正向脈沖計算模塊86產生(步驟108)，在本實施例中，通過累加器的最高有效字節(MSB)產生。然后清除或重設累加器的MSB (步驟110)，正向脈沖計算模塊86等待下一個來自鎖存器74的采樣(步驟112)。如果檢測到采樣值為‘0’第二常數K2在累加器中相加(步驟114)，正向脈沖計算模塊86等待下一個采樣(步驟112)。(可以理解的是，對于采樣值為‘0’，沒有示出的是，第二鎖存器84也初始化另一個反饋脈沖發生周期-其由第一使時鐘信號76開啟-但是由于采樣值是‘0’，沒有實際脈沖作為反饋發出-也就是，‘0’反饋)。以上描述的序列可由以下描述· Perform Ibit sample (執行 I 位米樣)· IF Sample=I (如果采樣值等于I)· THEN Send out Feedbackpulse (則發出反饋脈沖)ο Acc+=K1 (24precision add)(累加器中加入常數Kl (24位精確累加))ο ForwardPulSe=AccMSB (正向脈沖等于累加器最高有效字節)ο Clear AccMSB (清空累加器最高有效字節)· ELSE (否則)ο Acc+=K2(24precision add)(累加器中加入常數K2 (24位精確累加))· Wait for next SampleClock (等待下一個米樣時鐘)用于調制系統70的采樣位流在圖5示出，其中，‘時鐘’是系統時鐘80 ； ‘采樣時鐘’是第一時鐘信號76 ； ‘單一位流’是鎖存器74之后的比較器的采樣輸出；‘反饋信號’是由調制系統70輸出的負反饋52。系統的時序在圖5中示出，其中，采樣時鐘從時鐘向下采樣，反饋信號沒有與單一位流中的位相同的脈寬(也就是采樣時鐘長度)。
圖6的目的是描述系統的總體視圖，其中，示出由德爾塔-西格瑪系統產生的位流與提供至輸出硬件電路60的正向脈沖之間的關系。在采樣的位流中，η給出數字‘0’，也就是，計算在每個‘I’之間‘0’的個數。目的是當采樣到‘1’，發送正向脈沖，意味著，在采樣的位流和正向脈沖之間有I :1的關系(圖6中示出)。在整個公式中，可使用延遲，來調整常數Kl和Κ2，以適應在給定輸入/輸出關系中的給定需要。輸入/輸出關系公式如下所示
權利要求
1.一種用于轉換器的調制方法，該轉換器具有接收輸入信號的輸入電路以及提供轉換輸出信號的輸出電路，該調制方法包括以下步驟 接收來自輸入電路的比較器輸出； 采樣所述比較器輸出，所述采樣基于第一時鐘； 基于所述第一時鐘，產生正向脈沖至輸出電路； 基于第二時鐘，產生用于所述輸入電路的反饋信號， 其中，所述第二時鐘具有比所述第一時鐘更小的頻率。
2.根據權利要求I所述的方法，其特征在于，所述方法包括延遲所述反饋信號的步驟，所述反饋信號相對于所述采樣被延遲。
3.根據權利要求I或2所述的方法，其特征在于所述方法包括當采樣比較器輸出為高時，發送所述正向脈沖至所述輸出電路的步驟。
4.根據權利要求1-3中任一權利要求所述的方法，其特征在于所述產生正向脈沖的步驟是基于至少一個系統常數，其中，所述系統常數取決于所述輸入電路的輸入信號或所述輸出電路的輸出信號中至少一個信號的特性。
5.根據權利要求4所述的方法，其特征在于所述方法包括檢測所述輸入電路的輸入信號以及所述輸出電路的輸出信號的特性的步驟。
6.一種根據之前任一權利要求所述的用于德爾塔-西格瑪轉換器的調制方法，該德爾塔-西格瑪轉換器包括輸入電路和輸出電路，該輸入電路用于接收輸入信號和提供具有負反饋回路的積分輸入信號，該輸出電路用于接收調制輸出信號和產生轉換輸出信號，其中，所述方法包括以下步驟 提供所述輸入硬件電路的積分輸入信號的比較器輸出； 采樣所述比較器輸出，所述采樣基于第一時鐘頻率； 在所述采樣比較器輸出上執行正向調節操作，以對所述輸出電路提供調制輸出信號； 基于所述采樣比較器輸出，產生調制反饋信號，所述產生基于第二時鐘頻率；以及 輸出所述調制反饋信號至所述輸入電路， 其中，所述第一時鐘頻率小于所述第二時鐘頻率。
7.根據權利要求6所述的方法，其特征在于所述輸入電路和輸出電路用于提供輸入信號和轉換輸出信號格式的不同組合，其中，所述方法包括檢測輸入電路和輸出電路的輸入-輸出格式組合的步驟，其中，所述執行正向調節操作的步驟是基于所述檢測的輸入-輸出格式組合。
8.根據權利要求6或7的方法，其特征在于所述執行正向調節操作的步驟包括在所述采樣比較器輸出上執行數學運算，所述數學運算基于一組常數，其中，所述方法包括以下步驟 在內存中存儲多個常數； 檢測所述輸入電路和輸出電路的所述輸入-輸出格式組合；以及 基于所述檢測的輸入-輸出格式組合，從內存中的所述多個常數中選定一組常數； 使用所述選定的一組常數，執行所述數學運算。
9.根據權利要求6-8任一權利要求所述的方法，其特征在于所述執行正向調節操作的步驟包括以下步驟在累加器中加入常數，其中，所述常數值基于所述采樣比較器輸出來選定；以及 基于所述累加器的輸出，產生調制輸出信號。
10.根據權利要求9所述的方法，其特征在于所述執行正向調節操作的步驟包括以下步驟 如果所述采樣比較器輸出為高， 在累加器中加入第一選定常數K1，和 發送調制輸出信號至所述輸出電路，所述調制輸出信號基于所述累加器的輸出；和 如果所述采樣比較器輸出為低， 在所述累加器中加入第二選定常數K2。
11.根據權利要求10所述的方法，其特征在于所述方法包括當產生調制輸出信號時，清除累加器的整數部分的步驟。
12.根據權利要求10所述的方法，其特征在于所述方法包括提供所述第一選定常數Kl和所述第二選定常數K2的步驟，其中，Kl和K2由以下公式限定
13.根據權利要求10-12任一權利要求所述的方法，其特征在于所述方法包括將常數Kl和K2存儲為二進制補碼的步驟，其中，所述加入步驟包括二進制補碼加法。
14.根據權利要求10-13任一權利要求所述的方法，其特征在于所述發送調制輸出信號至所述輸出電路的步驟包括將加法運算的整數結果作為調制輸出信號發送。
15.根據權利要求10-14任一權利要求所述的方法，其特征在于所述常數Kl和K2限定為24位值，其中，所述24位值的8位包括常數的整數值，其中，所述加法步驟包括24位累加運算，其中，所述發送調制輸出信號至所述輸出電路的步驟包括將24位累加的代表整數值的8位，作為調制輸出信號發送。
16.根據權利要求6-15任一權利要求所述的方法，其特征在于所述方法包括以下步驟 提供具有第一時鐘頻率的第一時鐘；和 提供具有第二時鐘頻率的系統時鐘，其中，所述第一時鐘通過向下采樣所述系統時鐘來提供。
17.根據權利要求16所述的方法，其特征在于所述產生調制反饋信號的步驟包括以下步驟 為所述系統時鐘的脈沖計數，以提供計數值CNT ;和 當CNT小于預定周期值Dig_FB時，將所述采樣比較器輸出作為所述調制反饋信號輸出； 當CNT大于預定周期值Dig_FB時，將O作為所述調制反饋信號輸出。
18.根據權利要求17所述的方法，其特征在于所述產生調制反饋信號的步驟包括以下步驟 初始化用于所述第一時鐘的每個脈沖的所述CNT值。
19.根據權利要求6-18任一權利要求所述的方法，其特征在于所述產生調制反饋信號的步驟包括執行所述調制反饋信號的數字信號向模擬信號的轉換。
20.根據權利要求6-19任一權利要求所述的方法，其特征在于所述提供比較器輸出的步驟包括將所述輸入硬件電路的積分輸出與閾值比較的步驟。
21.—種信號轉換器,包括 輸入電路，用于接收輸入信號和提供具有負反饋回路的積分輸入信號； 輸出電路，用于接收調制輸出信號和產生轉換輸出信號；和 控制器，用于接收所述積分輸入信號和輸出調制反饋信號至所述輸入電路，以及輸出調制輸出信號至所述輸出電路，其中，該控制器用于執行權利要求1-20中任一權利要求所述的方法。
全文摘要
一種用于轉換器系統的調制系統(70)，優選地是德爾塔-西格瑪轉換器，其降低了輸出中的噪聲并給出靈活的實施方式。執行系統時鐘向下采樣(82，84)，以使比較器輸出鎖存器(74)采用與低于反饋DAC(數模轉換器)(78)的較低時鐘頻率進行操作。輸入和輸出信號的形式由輸入電路(50)和輸出電路(60)檢測到。根據輸入/輸出范圍、參考電壓和反饋DAC的時鐘頻率、以及比較器輸出鎖存器，選擇存儲作為二進制數補碼的一系列常數。正向脈沖計算單元(86)利用這些常數和調整過的PWM脈沖，處理從德爾塔-西格瑪轉換器輸出的信號，該PWM脈沖被發送至輸出電路。
文檔編號H03M3/02GK102948078SQ201180020493
公開日2013年2月27日 申請日期2011年4月18日 優先權日2010年4月23日
發明者斯蒂格·林德曼, 麥格斯·科丁·尼爾森 申請人:Pr電子公司