專利名稱：一種基于硬件數字濾波的諧波抑制裝置的制作方法
技術領域：
本實用新型涉及一種諧波抑制裝置，特別是一種基于FPGA (現場可編程門陣列)硬件數字濾波的諧波抑制裝置。
背景技術：
隨著電力電子裝置和對波形敏感的負荷設備的不斷發展，各種電力電子裝置所產生的諧波嚴重影響對波形敏感的設備或系統的可靠運行，如何消除電力諧波是目前電力系統應用面臨的重要問題。目前常用無源濾波器或有源電力濾波器消除電力諧波，無源濾波器因補償效果不理想，且補償特性受電網阻抗和運行狀態影響而逐漸被有源電力濾波器替代；有源電力濾波器的基本工作原理是先檢測出負載電流中的諧波電流，再由補償裝置產生和諧波電流大小相等且極性相反的補償電流。有源電力濾波器最初是采用模擬低通濾波器先得到基波，減去基波后就可得到諧波，這種方法因存在較大的誤差且對電網頻率及電路元件參數變化敏感，目前已很少采用；目前常用的方法是對電網電流進行A/D轉換并周期采樣，然后采用數學分析方法通過軟件編程計算得到各次諧波的幅值和相位，所采用的數學分析方法有快速傅立葉分析法、改進的傅立葉分析法、三相電路的瞬時無功功率等方法，這些方法的共同缺陷是計算誤差和實時性差，其中計算誤差雖然通過模擬或數字鎖相環、軟件數字濾波等有所改進，但并未得到很好的解決，如對于頻率變化較頻繁的系統，難以保證采樣同步，從而難以保證計算的精度；另外由于軟件自身運行需要的時間相對較長， 實時性仍未得到很好的解決。
發明內容本實用新型的目的是克服上述現有技術的缺陷而提出一種計算速度快、精度高的基于硬件濾波的諧波抑制裝置。本實用新型的技術方案是由A/D轉換器、可編程門陣列控制信號形成單元、驅動電路和全控逆變電路依次串接組成，可編程門陣列由RAM存儲器、數字濾波器、減法器、周期判斷單元和延時電路組成，A/D轉換器輸出端接第一 RAM存儲器輸入端，第一 RAM存儲器輸出端分別接數字濾波器輸入端和減法器的一個輸入端，濾波器輸出端分別接減法器的另一個輸入端和周期判斷單元輸入端，周期判斷單元輸出端接延時電路的一個輸入端，減法器輸出端接第二 RAM存儲器，第二 RAM存儲器分別接延時電路的另一個輸入端和控制信號形成單元的一個輸入端，延時電路的輸出端接控制信號形成單元的另一個輸入端。本實用新型由超大規模現場可編程門陣列(FPGA)實現數字濾波功能代替傳統的軟件編程的數字濾波，即用FPGA實現低通濾波器的功能，使經A/D轉換后的數字信號經由 FPGA實現的低通硬件數字濾波器后，得到基波信號，再由FPGA實現該基波信號與保存在 FPGA構造的RAM中的其源信號之間的代數運算而得到諧波信號，控制逆變器向電力線中輸入與諧波信號大小相等、方向相反的信號，從而實現諧波的抑制；具有較快的計算速度和較高的計算精度、較強的抗電磁干擾能力、較高的集成度。以下結合附圖對本實用新型作進一步詳細說明
圖1是本實用新型的結構示意圖；圖中1.可編程門陣列；2.A/D轉換器；3.第一 RAM存儲器；4.數字濾波器；5.減法器；6.周期判斷單元；7.延時電路；8.第二 RAM存儲器；9.控制信號形成單元；10.驅動電路；11.全控逆變電路。
具體實施方式
如圖1，本實用新型由A/D轉換器2、可編程門陣列1控制信號形成單元9、驅動電路10和全控逆變電路11組成。其中，A/D轉換器2串接在可編程門陣列1的輸入端，可編程門陣列1輸出端依次串接控制信號形成單元9、驅動電路10和全控逆變電路11。可編程門陣列1由RAM存儲器、數字濾波器4、減法器5、周期判斷單元6和延時電路7組成。A/D轉換器2的輸出端連接第一 RAM存儲器3的輸入端，第一 RAM存儲器3的輸出端分別連接數字濾波器4的輸入端和減法器5的一個輸入端，濾波器4的輸出端分別接減法器5的另一個輸入端和周期判斷單元6的輸入端，周期判斷單元6的輸出端接延時電路7的一個輸入端，減法器5的輸出端接第二 RAM存儲器8，第二 RAM存儲器8分別接延時電路7的另一個輸入端和控制信號形成單元9的一個輸入端，延時電路7的輸出端連接控制信號形成單元9的另一個輸入端。將電力線的測量信號輸入A/D轉換器2中，A/D轉換器2選用16位高速模數轉換芯片，轉換結果存于可編程門陣列1內構造的第一 RAM存儲器3中。減法器5將A/D轉換器2轉換的系列值減去經數字濾波器4數字濾波后得到的基波值，繼而得到諧波抑制控制信號，存于第一 RAM存儲器8中，并輸出至控制信號形成單元9。周期判斷單元6根據數字濾波器4的信號判斷一個周期的時間，并根據固定的采樣數確定相鄰DA輸出之間的延時時間，經延時電路7輸出至控制信號形成單元9。諧波抑制控制信號經驅動電路10后驅動全控逆變電路11，向電力線上注入與諧波信號大小相等，方向相反的信號抑制電力線上的諧波。控制信號形成單元9對控制信號的形成有兩種方法，對于不需要諧波分析及通信功能的裝置，控制信號形成單元9由D/A轉換器和調制電路串接組成，可將得到的16位數字序列諧波信號經D/A轉換后，轉換為模擬量與載波信號比較得到控制逆變器中全控器件的PWM波，生成控制信號。對需要進行諧波分析或通信功能的裝置，控制信號形成單元9由 DSP或ARM處理器及其外圍電路組成，可由DSP或ARM處理器從可編程門陣列1的第二 RAM 存儲器8中讀取16位數字序列諧波信號，進行計算后生成PWM控制信號。對于采用處理器實現控制信號的，還可以根據需要集成人機交互、現場總線通信、串口通信、報警等功能。
權利要求1.一種基于硬件數字濾波的諧波抑制裝置，由A/D轉換器(2)、可編程門陣列(1)控制信號形成單元(9)、驅動電路(10)和全控逆變電路(11)依次串接組成，其特征是可編程門陣列(1)由RAM存儲器、數字濾波器(4)、減法器(5)、周期判斷單元(6)和延時電路(7)組成，A/D轉換器(2)輸出端接第一 RAM存儲器(3)輸入端，第一 RAM存儲器(3)輸出端分別接數字濾波器(4)輸入端和減法器(5)的一個輸入端，濾波器(4)輸出端分別接減法器(5) 的另一個輸入端和周期判斷單元(6)輸入端，周期判斷單元(6)輸出端接延時電路(7)的一個輸入端，減法器(5)輸出端接第二 RAM存儲器(8)，第二 RAM存儲器(8)分別接延時電路 (7)的另一個輸入端和控制信號形成單元(9)的一個輸入端，延時電路(7)的輸出端接控制信號形成單元(9)的另一個輸入端。
2.根據權利要求1所述的一種基于硬件數字濾波的諧波抑制裝置，其特征是所述控制信號形成單元(9)由D/A轉換器和調制電路串接組成。
3.根據權利要求1所述的一種基于硬件數字濾波的諧波抑制裝置，其特征是所述控制信號形成單元(9 )由DSP或ARM處理器及其外圍電路組成。
專利摘要本實用新型公開一種基于硬件數字濾波的諧波抑制裝置，由A/D轉換器、可編程門陣列、控制信號形成單元、驅動電路和全控逆變電路依次串接組成，A/D轉換器輸出端接第一RAM存儲器輸入端，第一RAM存儲器輸出端分別接數字濾波器輸入端和減法器的一個輸入端，濾波器輸出端分別接減法器的另一個輸入端和周期判斷單元輸入端，周期判斷單元輸出端接延時電路的一個輸入端，減法器輸出端接第二RAM存儲器，第二RAM存儲器分別接延時電路的另一個輸入端和控制信號形成單元的一個輸入端，延時電路的輸出端接控制信號形成單元的另一個輸入端；具有較快的計算速度和較高的計算精度、較強的抗電磁干擾能力和較高的集成度。
文檔編號H03H17/02GK202068386SQ20112017524
公開日2011年12月7日 申請日期2011年5月30日 優先權日2011年5月30日
發明者劉維亭, 曾慶軍, 朱志宇, 袁文華, 魏海峰, 黃巧亮 申請人:江蘇科技大學