專利名稱：一種防毛刺時鐘選擇器的時序優化電路的制作方法
技術領域：
本實用新型涉及數字集成電路領域中用于ASIC芯片的時鐘切換電路，尤其涉及一種防毛刺時鐘選擇器的時序優化電路，相較于傳統的防毛刺時鐘選擇器切換電路，具有時鐘信號的上升、下降時間更加對稱的特點。
背景技術：
隨著SoC和ASIC技術的高速發展，設計的復雜度和集成度也大幅增長。在同一系統用到多個時鐘源的需求變得非常的普遍，時鐘源之間的動態切換功能越來越常見，因此具有防毛刺功能的時鐘切換電路就大量出現在系統中。圖1所示為此種傳統防毛刺時鐘選擇器電路，其基本結構為輸入端A、B為兩路輸入時鐘，S端為時鐘選擇控制端，Resetn端為時鐘選擇器的復位端，輸出端Y為時鐘選擇器的輸出時鐘。前面的與門和兩級寄存器構成了時鐘選擇器的選擇電路，后面的兩級門電路構成了兩路時鐘的選擇和門控電路。其基本原理為當時鐘從一路切換到另一路的時鐘，選擇信號要經過時鐘信號的兩級同步，這樣就有效消除了時鐘切換時的毛刺。
發明內容本實用新型的目的是針對傳統的防毛刺時鐘選擇器進行結構上的優化，提供一種防毛刺時鐘選擇器的時序優化電路，其技術方案是一種防毛刺時鐘選擇器的時序優化電路，防毛刺時鐘選擇器設有兩路時鐘信號輸入端、時鐘選擇信號控制端、復位信號端、一個非門以及第一、第二兩個與門，第一與門后續連接第一、第二兩級寄存器，第二與門后續連接第三、第四兩級寄存器，其中，第二寄存器的輸出與一路輸入時鐘作為第三與門的輸入端，第四寄存器的輸出與另一路輸入時鐘作為第四與門的輸入端，第三與門和第四與門的輸出端作為一或門的輸入端，或門的輸出端為防毛刺時鐘選擇器的輸出時鐘，其特征在于 用第一、第二、第三3個與非門分別替換第三與門、第四與門及或門，電路連接如下一路輸入時鐘分別連接第一、第二寄存器的時鐘輸入端及第一與非門的一個輸入端，第一寄存器的輸出端與第二寄存器的數據輸入端相連，第二寄存器的輸出端連接第一與非門的另一個輸入端；另一路輸入時鐘分別連接第三、第四寄存器的時鐘輸入端及第二與非門的一個輸入端，第三寄存器的輸出端與第四寄存器的數據輸入端相連，第四寄存器的輸出端連接第二與非門的另一個輸入端；時鐘選擇信號連接非門輸入端，非門輸出端連接第一與門的一個輸入端，第一與門的另一個輸入端連接第四寄存器的輸出非端，第一與門的輸出端連接第一寄存器的數據輸入端；時鐘選擇信號還連接第二與非門的一個輸入端，第二與非門的另一個輸入端連接第二寄存器的輸出非端；復位信號分別連接第一、第二、第三、第四寄存器的復位清零端；第一、第二與非門的輸出作為第三與非門的輸入端，第三與非門的輸出端為防毛刺時鐘選擇器的輸出時鐘。本實用新型的優點及顯著效果本實用新型通過對傳統防毛刺時鐘切換電路結構上的修改，實現使時鐘信號的上升下降時間更加對稱的優化，在需要時鐘上升沿和下降沿
3同時采樣的系統中，能夠有效提高系統頻率。本實用新型只是針對傳統防毛刺時鐘選擇器后面的兩路時鐘的選擇和門控電路結構進行了修改替換，將兩個與門作為后級或門輸入的結構改為兩個與非門作為后級與非門輸入的結構。根據數字邏輯的基本原理，改進前后邏輯關系沒有變化。
圖1是傳統防毛刺時鐘選擇器電路結構圖；圖2是本實用新型防毛刺時鐘選擇器電路結構圖；圖3是改進前傳統最后兩級門電路結構；圖4是本實用新型改進后的最后兩級門電路結構；圖5是同時存在正負沿采樣的寄存器連接示意圖。
具體實施方式
本實用新型改進后的電路結構如圖2所示，輸入時鐘A連在寄存器1、2的時鐘輸入端(CK端)，寄存器1的輸出端Q與寄存器2的數據輸入端D相連，時鐘信號選擇S經過非門與寄存器2的輸出非端q相與，連到寄存器1的數據輸入端D。輸入時鐘B連在寄存器 3、4的時鐘輸入端(CK端)，寄存器3的輸出端Q與寄存器4的數據輸入端D相連，時鐘信號選擇S與寄存器4的輸出非端ζ相與，連到寄存器3的數據輸入端D。輸入時鐘A與寄存器2的輸出端Q做與非操作，構成信號J，輸入時鐘B與寄存器4的輸出端Q端做與非操作， 構成信號K。J、K再經過一個與非門得到輸出時鐘Y。復位信號Resetn連到寄存器1、2、3、 4的復位端(CLR端)。因為門電路的上升時間和下降時間都是有差距的，在改進前的傳統結構中，通過兩級門電路都為正邏輯，其兩級門電路前后都為相同的邏輯。如圖3所示，Al、Bl和C(或 A2、B2和C)的邏輯相同。在改進后的本實用新型結構中，當一路選通時，電路等效于時鐘信號經過兩級反相器結構，即兩級與非門結構前后邏輯相同，兩級與非門中間邏輯相反。如圖4所示，Al和 C邏輯相同，與Bl邏輯相反(或A2和C邏輯相同，與B2邏輯相反)，這樣從Al端到C端 (或從A2端到C端)的上升時間和下降時間都為一個與非門的上升時間和下降時間之和， 能很好的保證時鐘信號的上升時間和下降時間匹配。在有些需要時鐘上升沿采樣和時鐘下降沿采樣同時出現的系統中，時鐘信號的上升時間和下降時間不匹配會可能成為速度的瓶頸。如圖5，寄存器1和寄存器3為時鐘上升沿采樣寄存器，寄存器2為時鐘下降沿采樣寄存器。A、C兩點采樣時時鐘信號相差一個周期，B點采樣時與A、C兩點相差半個周期，當時鐘上升下降時間不匹配的時候，會造成B點到C點的延時裕量變小，限制系統速度。所以本實用新型在同時用到時鐘上升沿采樣和下降沿采樣的系統，能提高系統工作頻率。
權利要求1. 一種防毛刺時鐘選擇器的時序優化電路，防毛刺時鐘選擇器設有兩路時鐘信號輸入端、時鐘選擇信號控制端、復位信號端、一個非門以及第一、第二兩個與門，第一與門后續連接第一、第二兩級寄存器，第二與門后續連接第三、第四兩級寄存器，其中，第二寄存器的輸出與一路輸入時鐘作為第三與門的輸入端，第四寄存器的輸出與另一路輸入時鐘作為第四與門的輸入端，第三與門和第四與門的輸出端作為一或門的輸入端，或門的輸出端為防毛刺時鐘選擇器的輸出時鐘，其特征在于用第一、第二、第三3個與非門分別替換第三與門、 第四與門及或門，電路連接如下一路輸入時鐘分別連接第一、第二寄存器的時鐘輸入端及第一與非門的一個輸入端， 第一寄存器的輸出端與第二寄存器的數據輸入端相連，第二寄存器的輸出端連接第一與非門的另一個輸入端；另一路輸入時鐘分別連接第三、第四寄存器的時鐘輸入端及第二與非門的一個輸入端，第三寄存器的輸出端與第四寄存器的數據輸入端相連，第四寄存器的輸出端連接第二與非門的另一個輸入端；時鐘選擇信號連接非門輸入端，非門輸出端連接第一與門的一個輸入端，第一與門的另一個輸入端連接第四寄存器的輸出非端，第一與門的輸出端連接第一寄存器的數據輸入端；時鐘選擇信號還連接第二與非門的一個輸入端，第二與非門的另一個輸入端連接第二寄存器的輸出非端；復位信號分別連接第一、第二、第三、第四寄存器的復位清零端；第一、第二與非門的輸出作為第三與非門的輸入端，第三與非門的輸出端為防毛刺時鐘選擇器的輸出時鐘。
專利摘要一種防毛刺時鐘選擇器的時序優化電路，防毛刺時鐘選擇器設有兩路時鐘信號輸入端、時鐘選擇信號控制端、復位信號端、一個非門以及第一、第二兩個與門，第一與門后續連接第一、第二兩級寄存器，第二與門后續連接第三、第四兩級寄存器，其中，第二寄存器的輸出與一路輸入時鐘作為第三與門的輸入端，第四寄存器的輸出與另一路輸入時鐘作為第四與門的輸入端，第三與門和第四與門的輸出端作為一或門的輸入端，或門的輸出端為防毛刺時鐘選擇器的輸出時鐘，其特征在于用第一、第二、第三3個與非門分別替換第三與門、第四與門及或門。
文檔編號H03K5/00GK202076997SQ20112008457
公開日2011年12月14日 申請日期2011年3月28日 優先權日2011年3月28日
發明者劉新寧, 孫華芳, 楊軍, 王學香, 王鎮, 趙夢南 申請人:東南大學