專利名稱：脈沖型d觸發器的制作方法
技術領域：
本發明涉及數字電路技術領域，特別涉及一種脈沖型D觸發器。
背景技術：
Differential Conditional Capturing Energy Recovery (DCCER)Flip-Flop 是一種常用的脈沖型D觸發器，其電路結構如圖1所示。這種觸發器的工作原理是當脈沖信號為低時，Mn5管截止，電路處于預充狀態。通過導通的Mpl和Mp2兩個PMOS管將Set和 Reset點預充為高。在此期間內，電路通過兩個與非門構成的鎖存結構將輸出端Q和QB的上一周期所得的輸出值鎖存并輸出。當脈沖信號有效，即Pulse信號為高時，Mpl和Mp2兩個PMOS管將關斷，同時Mn5 管開啟，電路進行求值。若上個周期的輸出Q與輸入D的值相同，則左、右兩路都處于斷開狀態，Q與QB的值不變，通過鎖存電路進行保持并輸出；若上個周期的輸出Q與當前輸入值 D相異，則左、右兩路一個導通一個斷開，導通的一側通過放電對輸出端進行重新賦值。例如若上一周期中Qlri = 0、Dn = 1，則左側電路導通，右側電路截止，通過放電Set點電平變為低，則經過與非門的邏輯運算后得到t = 1、Qlri = 0，輸出實現翻轉。同理，當( η1 = 1、 Dn = 0時，右側電路導通，左側電路斷開，輸出實現翻轉。為了保證在預充階段對Set和Reset的預充，并且在求值階段電路輸出能夠正常翻轉，預充管Mpl和Mp2需要設計為較小尺寸。在DCCER結構的雙邊沿脈沖型觸發器中，用PMOS管作為上拉的預充管(圖1中的 Mpl和Mp^，由于預充管的柵極接地，在整個電路工作狀態下處于導通狀態。在求值過程中，如果輸出數據發生需要發生翻轉，就會形成從電源到地的通路。雖然時間很短，但是會帶來一定的不必要的功耗，不利于降低電路的功耗。同時，由于預充管一直處于導通狀態， 會影響電路的放電速度，對觸發器的工作速度產生不利影響。另一種電路是將圖1中的預充管(Mpl和Mp2)的柵極接脈沖控制信號Pi，當Pi為低電平時，電路處于預充狀態，對相應節點進行預充。當Pi為高電平時，預充管斷開，電路進行求值。這種脈沖型D觸發器在整個求值過程中，無論輸出值是否需要翻轉，電路都不會形成電源到地的通路，從而降低了電路的功耗。同時，由于預充管在求職過程中處于關斷狀態，Set和Reset點的電平放電速度可以加快，降低了 D觸發器的延時。但是，由于上拉的預充管(Mpl和Mp2)在整個求值過程中都處于關斷，所以Set和 Reset點的電平完全依靠節點電容存儲的電荷來保持，當其中一邊電路進行放電時，另一邊電路的電位會受到影響。而節點Set和Reset的電位又是后級鎖存電路的驅動信號，電位下降會帶來驅動能力的降低，同時使電路的動態功耗增加。
發明內容
(一)要解決的技術問題本發明要解決的技術問題是如何降低DCCER觸發器的功耗，同時提高電路的工作速度。(二)技術方案為解決上述技術問題，本發明提供了一種脈沖型D觸發器，包括預充電路、求值電路、脈沖信號控制管、鎖存電路，所述預充電路連接所述求值電路，所述求值電路連接所述脈沖信號控制管，所述鎖存電路連接所述預充電路和求值電路，所述脈沖信號控制管用于根據脈沖電平的高低控制所述脈沖型D觸發器的預充和求值，所述預充電路包括分別連接所述求值電路的第一 PMOS管和第二 PMOS管，所述第一 PMOS管和第二 PMOS管的柵極用于接脈沖信號，非柵極的一端均用于接電源信號，還包括第三PMOS管和第四PMOS管的柵極用于分別連接輸入信號或輸入信息號的非，所述第三PMOS管非柵極的一端與所述第一 PMOS管中連接到求值電路的一端連接，所述第四PMOS管非柵極的一端與所述第二 PMOS管中連接到求值電路的一端連接，所述第三PMOS管和第四PMOS管非柵極的另一端均用于接電源信號。其中，所述求值電路包括四個NMOS管，分成兩組，每組兩個NMOS管串聯各形成一路求值子電路，第一路求值子電路的一端連接第一 PMOS管和第三PMOS管，第二路求值子電路的一端連接第二 PMOS管和第四PMOS管，兩路求值子電路均連接所述脈沖信號控制管，所述第一路求值子電路的兩個NMOS管的柵極分別用于連接輸入端和輸出端非，所述第二路求值子電路的兩個NMOS管的柵極分別用于連接輸入端非和輸出端。其中，脈沖信號控制管為NMOS管。(三)有益效果本發明的脈沖型D觸發器通過將預充電路的第一 PMOS管和第二 PMOS管的柵極連接脈沖信號，并通過增加柵極與輸入信號連接的第三PMOS管和第四PMOS管，實現了降低D 觸發器功耗、提高電路的工作速度，增強電路工作的穩定性的效果。
圖1是現有技術的一種脈沖型D觸發器結構示意圖；圖2是本發明實施例的一種脈沖型D觸發器結構示意圖。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
作進一步詳細描述。以下實施例用于說明本發明，但不用來限制本發明的范圍。如圖2所示，本實施例的脈沖型D觸發器包括預充電路、求值電路、脈沖信號控制管、鎖存電路。預充電路連接求值電路，求值電路連接脈沖信號控制管，所述鎖存電路連接所述預充電路和求值電路。如圖2(a)所示，預充電路包括四個PMOS管，Mpl、Mp2、Mp3、Mp4，Mpl和Mp2的柵極連接脈沖信號，Mp3和Mp4的柵極分別連接輸入端D和DB (即D非)。Mpl和Mp3的非柵極的一端連接電源信號，另一端連接求值電路，Mp2和Mp4的非柵極的一端連接電源信號， 另一端連接求值電路。求值電路包括四個NMOS管Mnl、Mn2、Mn3、Mn4，Mnl和Mn2的非柵極的一端連接， 形成串聯電路第一求值子電路，Mnl的柵極連接輸入端D，Mnl的非柵極的另一端連接上述Mpl和Mp3。Mn2的柵極連接輸出端QB (即Q非)，Mn2的非柵極的另一端連接脈沖信號控制管。Mn3和Mn4的非柵極的一端連接，形成串聯電路第二求值子電路，Mn3的柵極連接輸入端DB，Mn3的非柵極的另一端連接上述Mp2和Mp4。Mn4的柵極連接輸出端Q，Mn4的非柵極的另一端連接脈沖信號控制管。脈沖信號控制管為NMOS控制管Mn5，柵極連接脈沖信號，非柵極的一端接地，一端連接上述求值電路。脈沖信號控制管用于根據脈沖電平的高低控制所述脈沖型D觸發器的預充和求值。如圖2(b)所示，鎖存電路為兩個與非門組成的鎖存器。鎖存器的Q和QB端分別與求值電路的Q和QB端連接，鎖存器的Set和Reset端分別與上述預充電路的Set和Reset 端連接。上述脈沖型D觸發器的工作原理如下當脈沖信號為低時，電路處于預充保持階段，Mpl和Mp2管開啟，節點Set和Reset 被遇充為高電平，通過后級兩個與非門組成的鎖存器對上一周期的輸出信號進行鎖存輸出。當脈沖信號到來，即Pi變為高電平時，Mn5管導通，電路進入計算求值階段。此時Mpl 和Mp2關斷，若上個周期的輸出Qlri與本周期的輸入化邏輯值相同，電路依然保持上個周期的輸出狀態，不進行放電翻轉。如果Qn-!與Dn邏輯值相反，例如Dn = l、Qn_i = 0(即DBn = (KQBlri = 1)，此時Mnl和Mn2管導通，Mp3管截止，左半邊的電路進行放電，Set節點被拉為低電平；而Mn3和Mn4管截止，Reset管通過Mp4管拉為高電平，在Set和Reset電平驅動下，鎖存電路的輸出值實現翻轉；Dn = (KQlri = 1的工作過程與此類似。在整個工作過程中，始終沒有出現短路功耗問題，相對于傳統的脈沖型D觸發器結構而言大大降低了功耗。同時，由于在求值過程中放電通路的預充節點與電源斷開，有效的縮短了放電時間，使電路的工作速度提高，延時降低。在放電求值期間，不需要放電的求值子電路通過輸入信號控制柵端的PMOS管與電源的保持連接，這樣一方面降低了后級鎖存電路的動態功耗，另一方面也改善了節點Set和Reset的驅動能力問題，提高了電路工作的可靠性。新型的脈沖型D觸發器在保證電路正常工作的前提下，降低了功耗和延時，提高了電路工作的穩定性。用65nm工藝的model進行Hspice仿真，對改進圖1和圖2的兩種結構觸發器的功耗和延遲等性能指標進行了如下的比較
D觸發器類型平均延遲(ps)平均功耗(uW)功耗延遲積(ps · uW)Vss Control65. 130. 42027. 35Logic Control49. 940. 31415. 68 通過上述仿真數據可以看出，與傳統的雙邊沿脈沖型D觸發器結構(Vss Control)相比，本發明的Logic Control的D觸發器的平均功耗降低了 25%，速度提高了 23%，功耗延遲積降低了 43%。 以上實施方式僅用于說明本發明，而并非對本發明的限制，有關技術領域的普通技術人員，在不脫離本發明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有
5等同的技術方案也屬于本發明的范疇，本發明的專利保護范圍應由權利要求限定。
權利要求
1.一種脈沖型D觸發器，包括預充電路、求值電路、脈沖信號控制管、鎖存電路，所述預充電路連接所述求值電路，所述求值電路連接所述脈沖信號控制管，所述鎖存電路連接所述預充電路和求值電路，所述脈沖信號控制管用于根據脈沖電平的高低控制所述脈沖型 D觸發器的預充和求值，所述預充電路包括分別連接所述求值電路的第一 PMOS管和第二 PMOS管，所述第一 PMOS管和第二 PMOS管的柵極用于接脈沖信號，非柵極的一端均用于接電源信號，其特征在于，還包括第三PMOS管和第四PMOS管的柵極用于分別連接輸入信號或輸入信息號的非，所述第三PMOS管非柵極的一端與所述第一 PMOS管中連接到求值電路的一端連接，所述第四PMOS管非柵極的一端與所述第二 PMOS管中連接到求值電路的一端連接， 所述第三PMOS管和第四PMOS管非柵極的另一端均用于接電源信號。
2.如權利要求1所述的脈沖型D觸發器，其特征在于，所述求值電路包括四個NMOS管， 分成兩組，每組兩個NMOS管串聯各形成一路求值子電路，第一路求值子電路的一端連接第一 PMOS管和第三PMOS管，第二路求值子電路的一端連接第二 PMOS管和第四PMOS管，兩路求值子電路均連接所述脈沖信號控制管，所述第一路求值子電路的兩個NMOS管的柵極分別用于連接輸入端和輸出端非，所述第二路求值子電路的兩個NMOS管的柵極分別用于連接輸入端非和輸出端。
3.如權利要求1所述的脈沖型D觸發器，其特征在于，脈沖信號控制管為NMOS管。
全文摘要
本發明公開了一種脈沖型D觸發器，包括預充電路、求值電路、脈沖信號控制管、鎖存電路，所述預充電路包括分別連接所述求值電路的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的柵極用于接脈沖信號，非柵極的一端均用于接電源信號，其特征在于，還包括第三PMOS管和第四PMOS管的柵極用于分別連接輸入信號或輸入信息號的非，所述第三PMOS管非柵極的一端與所述第一PMOS管中連接到求值電路的一端連接，所述第四PMOS管非柵極的一端與所述第二PMOS管中連接到求值電路的一端連接，所述第三PMOS管和第四PMOS管非柵極的另一端均用于接電源信號。本發明的脈沖型D觸發器相對于傳統的D觸發器提高了工作速度，降低了功耗，同時增強了電路工作的穩定性。
文檔編號H03K3/012GK102420587SQ201110457470
公開日2012年4月18日 申請日期2011年12月30日 優先權日2011年12月30日
發明者張鋼剛, 徐越, 李濤, 梁雪, 王源, 賈嵩 申請人:北京大學