專利名稱：時鐘門控制電路及觸發器的制作方法
技術領域：
本發明涉及集成電路設計技術領域，特別涉及一種時鐘門控制電路及觸發器。
背景技術：
集成電路的發展目標是高速、低功耗、高可靠性。人們對高性能便攜式計算和通訊系統的消費需求使得低功耗設計成為VLSI(Very Large Scale htegration超大規模集成)電路設計的一個關鍵問題。觸發器是數字電路中最基本、應用最廣泛的存儲單元。有關研究表明，在VLSI的設計中，時鐘系統(包括時鐘分配網絡部分和存儲單元)的功耗消耗可高達全部系統功耗的30% 60%，而其中90%的功耗是消耗在觸發器和驅動觸發器的時鐘網絡上[1]，因此降低觸發器系統的功耗對于降低數字系統的總功耗是至關重要的。其中一種降低觸發器電路功耗的方法是采用時鐘門控制技術[2]，時鐘門控制可以在D = Q(D 數據輸入端，Q 數據輸出端)時停掉觸發器電路的正常工作，減少內部節點不必要的反轉， 可以有效的降低功耗。在實際觸發器電路工作過程中，數據變化的頻率要遠遠小于時鐘頻率，而在輸入數據不變的情況下，觸發器的輸出保持不變即可，所以此時可以停掉中間節點的充、放電。 時鐘門控制電路可以很好的解決這個問題。圖1為加入時鐘門控制電路后的觸發器電路時序圖的變化。CLK為外部時鐘信號， CK為接入觸發器電路的信號。改進后，當D = Q時，在CLK觸發沿到來時，CK并不發生變化，即接入電路的時鐘信號沒有觸發沿，觸發器電路停止工作，有效地減少了改進前電路中這一工作過程的充放電的功耗。圖2為現有技術中的一種時鐘門控制電路圖(圖中“/”符號表示取反)。該電路用上下兩個CMOS傳輸門組成異或門，對D和Q求異，然后用輸出控制一個NMOS管N3，以控制外部時鐘信號CLK的傳輸。該時鐘門控制電路的原理非常簡單，適用性非常強，每個觸發器電路都可以采用這樣的方式降低功耗。但是本身結構較復雜，一共5個MOS管，使得最終形成的電路面積較大，功耗較高。文中引用的參考文獻如下[l]Myint Wai Phyu, Kangkang Fu, Wang Ling Goh and Kiat-Seng Yeo, "Power-Efficient Explicit-Pulsed Dual-Edge Triggered Sense-Amplifier Flip-flops, ”IEEE TRANSACTIONS ON VLSI SYSTEMS, JANUARY 2011, Vol. 19, No. 1.[2] Xiaowen Wang, and William H. Robinson, "A Low-Power Double Edge-Triggered Flip-Flop With Transmission Gates and Clock Gating,，，2010 53rd, IEEE International MWSCAS, Aug. 2010, PP :205-208.
發明內容
(一)要解決的技術問題
本發明要解決的技術問題是如何簡化時鐘門控制電路的結構，以減小電路的面積和功耗。(二)技術方案本發明提供了一種時鐘門控制電路，包括一個PMOS管和一個NMOS管，所述PMOS 管的柵極和NMOS管的柵極相連，形成用于連接外部時鐘信號的時鐘端，所述PMOS管的非柵極的一端與所述NMOS管的非柵極的一端相連，形成用于連接觸發器的時鐘端，PMOS管未連接的一端用于形成連接觸發器的數據端，NMOS管未連接的一端用于形成連接觸發器的輸出端。本發明還提供了一種觸發器，包括觸發器電路和與所述觸發器電路連接的上述時鐘門控制電路，所述時鐘門控制電路為所述觸發器電路提供時鐘信號。其中，所述PMOS管的數據端連接所述觸發器電路的數據端，所述NMOS管的輸出端連接所述觸發器電路的輸出端。(三)有益效果本發明的時鐘門控制電路使得接入觸發器的時鐘信號不會隨觸發器的D觸發端改變，且采用的MOS管數量少，減小了電路面積和功耗。
圖1是加入時鐘門控制電路后時序圖的變化；圖2是現有技術的一種時鐘門控制電路結構示意圖；圖3是本發明實施例的一種時鐘門控制電路結構示意圖；圖4是現有的一種觸發器電路；圖5是圖4中的觸發器在加入圖3中的時鐘門控制電路前后的功耗對比圖。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
作進一步詳細描述。以下實施例用于說明本發明，但不用來限制本發明的范圍。如圖3所示，本發明提供了一種時鐘門控制電路，包括一個PMOS管P和一個NMOS 管N，P管的柵極和N管的柵極相連，形成用于連接外部時鐘的時鐘端CLK。P管的非柵極的一端與N管的非柵極的一端相連，形成用于連接觸發器的時鐘端CK，P管未連接的一端用于形成連接觸發器的數據端D，N管未連接的一端用于形成連接觸發器的輸出端Q。若D = Q =1，CK = 1 ;D = Q = 0，CK = 0。即當D = Q時，CK輸出為低電平或高電平，沒有觸發邊沿，脈沖產生電路和鎖存器電路停止工作，只靠保持電路保存輸出數據。若D = 1，Q = 0， 則圖3所示電路相當于一個反相器，CK = /CLK ；若D = 0，Q = 1，則CK = CLK。即當D乒Q 時，將外部時鐘信號CLK傳輸到CK，電路正常工作。圖4是現有的一種觸發器，主從結構的觸發器，將本發明的時鐘門控電路加入到該觸發器，對應的端口連接，時鐘門控制電路的Q、D、CK分別連接到觸發器的Q、D、CK端，時鐘門控制電路的CK通過非門后連接到觸發器的CK非，從而形成新的觸發器。當輸入數據D處于保持狀態時，Q = D，時鐘門控制電路的CK輸出端保持在低電平和高電平，圖4中所示的觸發器中的主鎖存器和從鎖存器有且只有一個導通，從輸入端D端到輸出端Q端沒有通路，Q端只需要輸出數據的保持而不需要內部節點的充放電即可保證輸出信號的正確性，當輸入數據D變化時，Q興D，外部時鐘信號CLK傳輸到CK，接入圖4中所述的觸發器電路中，電路正常工作，在時鐘信號CLK觸發沿，輸入信號D被傳輸到輸出端 Q端，Q = D，數據又處于保持狀態。圖5是將該時鐘門控制電路應用到主從結構的觸發器中，在f (clock) = IOOMHz 時，不同的α值(橫坐標)對應的功耗(縱坐標)對比情況，α = f(Data)/f(clock), α 為數據信號(D端接入信號)和外部時鐘CLK的頻率比值。本發明的時鐘門控制電路采用的電路非常簡單，只用兩個MOS管就可以實現，對整個電路面積的影響非常小，功耗也較低。而且這種方法的適用性非常強，每個電路都可以采用該時鐘門控制電路降低功耗。以上實施方式僅用于說明本發明，而并非對本發明的限制，有關技術領域的普通技術人員，在不脫離本發明的精神和范圍的情況下，還可以做出各種變化和變型，因此所有等同的技術方案也屬于本發明的范疇，本發明的專利保護范圍應由權利要求限定。
權利要求
1.一種時鐘門控制電路，其特征在于，包括一個PMOS管和一個NMOS管，所述PMOS管的柵極和NMOS管的柵極相連，形成用于連接外部時鐘信號的時鐘端，所述PMOS管的非柵極的一端與所述NMOS管的非柵極的一端相連，形成用于連接觸發器的時鐘端，PMOS管未連接的一端用于形成連接觸發器的數據端，NMOS管未連接的一端用于形成連接觸發器的輸出端。
2.一種觸發器，其特征在于，包括觸發器電路和與所述觸發器電路連接的如權利要求1所述的時鐘門控制電路，所述時鐘門控制電路為所述觸發器電路提供時鐘信號。
3.如權利要求2所述的觸發器，其特征在于，所述PMOS管的數據端連接所述觸發器電路的數據端，所述NMOS管的輸出端連接所述觸發器電路的輸出端。
全文摘要
本發明公開了一種時鐘門控制電路，設計集成電路設計技術領域，該電路包括一個PMOS管和一個NMOS管，所述PMOS管的柵極和NMOS管的柵極相連，形成用于連接外部時鐘信號的時鐘端，所述PMOS管的非柵極的一端與所述NMOS管的非柵極的一端相連，形成用于連接觸發器的時鐘端，PMOS管未連接的一端用于形成連接觸發器的數據端，NMOS管未連接的一端用于形成連接觸發器的輸出端。還公開了一種基于上述時鐘門控制電路的觸發器。本發明的時鐘門控制電路使得接入觸發器的時鐘信號不會隨觸發器的D輸入端改變，且采用的MOS管數量少，減小了電路面積和功耗。
文檔編號H03K3/012GK102420586SQ20111045294
公開日2012年4月18日 申請日期2011年12月29日 優先權日2011年12月29日
發明者劉黎, 宋京京, 徐越, 李濤, 王源, 賈嵩 申請人:北京大學