專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及半導體裝置。
背景技術：
提供具有主從觸發器(master-slave flip-flop)電路的半導體裝置在本領域中是已知的。主從觸發器電路是具有主鎖存電路和從鎖存電路的存儲電路，其中主鎖存電路與時鐘信號同步地接收并鎖存數據信號，從鎖存電路與時鐘信號同步地接收并鎖存來自主鎖存電路的數據信號。
例如，諸如中央處理單元之類的半導體裝置利用主從觸發器電路來存儲比特信息。然后，利用通過排列多個這樣的主從觸發器電路而構造的觸發器電路組，具有多個比特的比特組被形成并且ー個字的信息因此被存儲。隨著朝向形成半導體裝置的電路元件的更高集成水平的趨勢，電路元件的操作電壓一直在降低，這導致了所存儲的比特信息可能由于軟失效(soft error)而被破壞的問題。軟失效是如下的現象電子空穴對被撞擊電路元件的諸如α粒子或中子之類的高能粒子生成，并且比特信息被所生成的載流子破壞。降低電路元件的操作電壓使得所存儲的比特イ目息更易受軟失效的影響。為了應對以上問題，諸如中央處理單元之類的半導體裝置通過使用附加于形成一個字的信息的比特組之上的ー比特奇偶校驗信息(parity information),來檢測由于軟失效等而引起的錯誤的發生。日本早期公開專利公布No. 2007-80945日本早期公開專利公布No. 1-287944日本早期公開專利公布No. 2006-196841如果錯誤發生在形成一個字的信息的多個被存儲比特之一中，則可以通過使用上述奇偶校驗位來檢測錯誤已發生在一個比特中。然而，如果錯誤同時發生在形成一個字的信息的多個被存儲比特之中的兩個或偶數個比特中，則不可以利用ー比特奇偶校驗信息來檢測錯誤已發生在一個字的信息中。為防止軟失效的發生，例如提出了在兩個主從觸發器電路之間設置裝置隔離層，但是這樣的裝置隔離層的設置涉及裝置面積增加的問題。
發明內容
此說明書中描述的本發明的ー個目的是提供如下的半導體裝置在該半導體裝置中作出了規定以防止錯誤同時發生在多個被存儲比特之中的偶數個比特中。根據此說明書中公開的實施例的ー個方面，提供了一種半導體裝置，該半導體裝置包括第一主從觸發器電路，該第一主從觸發器電路具有第一主鎖存電路和第一從鎖存電路，第一主鎖存電路與第一時鐘信號同步地接收并鎖存第一數據信號，第一從鎖存電路與第二時鐘信號同步地接收并鎖存來自第一主鎖存電路的第一數據信號；以及第二主從觸發器電路，該第二主從觸發器電路與第一主從觸發器電路并排地被布置，并且該第二主從觸發器電路具有第二主鎖存電路和第二從鎖存電路，第二主鎖存電路與第三時鐘信號同步地接收并鎖存第二數據信號，第二從鎖存電路與第四時鐘信號同步地接收并鎖存來自第二主鎖存電路的第二數據信號，并且其中第二主從觸發器電路的第二從鎖存電路被布置得鄰近第一主從觸發器電路的第一主鎖存電路，并且第二主從觸發器電路的第二主鎖存電路被布置得鄰近第一主從觸發器電路的第一從鎖存電路。根據此說明書中公開的實施例的一個方面，提供了一種半導體裝置，該半導體裝置包括多個主從觸發器電路的排列，所述多個主從觸發器電路每個都具有主鎖存電路和從鎖存電路，主鎖存電路與第一時鐘信號同步地接收并鎖存第一數據信號，從鎖存電路與第二時鐘信號同步地接收并鎖存來自主鎖存電路的第一數據信號，并且其中多個主從觸發器電路中的一個主從觸發器電路的主鎖存電路被布置得鄰近多個主從觸發器電路中的另一個主從觸發器電路的從鎖存電路，并且所述一個主從觸發器電路的從鎖存電路被布置得鄰近所述另一個主從觸發器電路的主鎖存電路。
圖1是示出此說明書中公開的半導體裝置的第一實施例的示圖。圖2是示出圖I中描繪的觸發器電路組的示圖。圖3是圖I中描繪的主從觸發器電路的電路圖。圖4是示出鄰近的主從觸發器電路中主鎖存電路之間的距離和從鎖存電路之間的距離的示圖。圖5是示出此說明書中公開的半導體裝置的第一實施例的修改例的示圖。圖6是示出此說明書中公開的半導體裝置的第二實施例的示圖。圖7是圖6中描繪的主從觸發器電路的電路圖。圖8是示出此說明書中公開的半導體裝置的第三實施例的示圖。圖9是示出此說明書中公開的半導體裝置的第三實施例的第一修改例的示圖。圖10是示出此說明書中公開的半導體裝置的第三實施例的第二修改例的示圖。圖11是示出此說明書中公開的半導體裝置的第三實施例的第三修改例的示圖。圖12是示出此說明書中公開的半導體裝置的第三實施例的第四修改例的示圖。
具體實施例方式[a]第一實施例下面將參考附圖來描述此說明書中公開的半導體裝置的第一優選實施例。然而，應當注意，本發明的技術范圍不限于這里描述的具體實施例而是擴展到所附權利要求及其等同物中所描述的發明。圖I是示出此說明書中公開的半導體裝置的第一實施例的示圖。圖2是示出圖I中描繪的觸發器電路組的示圖。 此實施例的半導體裝置I包括第一組合電路20、存儲從第一組合電路20輸出的數據信號的觸發器電路組2、以及輸入從觸發器電路組2輸出的數據信號的第二組合電路21。未被描繪的時鐘信號線連接到每個電路。來自八條數據信號線Gl到G8的8比特數據信號被輸入給第一組合電路20。第一組合電路20執行對8比特輸入信號的邏輯運算，并且將因此被操作的8比特數據信號輸出到信號線Gl到G8上以輸入給觸發器電路組2。來自第 一組合電路20的8比特數據信號因此被輸入到觸發器電路組2。觸發器電路組2保持8比特數據信號，調整它的定時，并且將8比特數據信號輸出到信號線Gl到G8上以輸入給第二組合電路21。來自觸發器電路組2的8比特數據信號因此被輸入到第二組合電路21。第二組合電路21執行對8比特輸入信號的邏輯運算，并且將因此被操作的8比特數據信號供應到信號線Gl到G8上以輸入給隨后階段的電路等(未被描繪)。觸發器電路組2包括八個主從觸發器電路IOa到10h。在半導體裝置I中，ー個字由8比特信息形成。在下文中，主從觸發器電路也可被簡稱為MS FF電路。為了檢測錯誤是否已發生在形成一個字的信息的多個被存儲比特之一中，半導體裝置I包括奇偶校驗生成電路22、奇偶校驗主從觸發器電路23和錯誤判斷電路24。在下文中，奇偶校驗主從觸發器電路也可被簡稱為PMS FF電路。從八個MS FF電路IOa到IOh輸出的數據信號比特也被供應給奇偶校驗生成電路22。基于因此被供應的比特信息，奇偶校驗生成電路22生成第一奇偶校驗信號并且經由奇偶校驗信號線Hl向PMS FF電路23供應所生成的第一奇偶校驗信號。例如，如果8比特信號中的I的總數為偶，則奇偶校驗生成電路22將第一奇偶校驗信號設置為“ 1”，并且如果該總數為奇，則奇偶校驗生成電路22將第一奇偶校驗信號設置為“O”。PMS FF電路23存儲所接收的奇偶校驗信號，并且經由奇偶校驗信號線Hl向錯誤判斷電路24供應所存儲的奇偶校驗信號。在第一奇偶校驗信號已被如上所述地設置之后，數據信號比特被再次從八個MSFF電路IOa到IOh輸出并且被供應給奇偶校驗生成電路22，奇偶校驗生成電路22然后生成第二奇偶校驗信號。奇偶校驗生成電路22經由奇偶校驗信號線H2向錯誤判斷電路24供應所生成的第二奇偶校驗信號。錯誤判斷電路24執行第一與第二奇偶校驗信號之間的異或(exclusive-OR)(XOR)運算，并且判斷第一和第二奇偶校驗信號是否相同。如果第一和第二奇偶校驗信號不相同，則錯誤判斷電路24生成錯誤標志并且將它供應給第一組合電路20或者諸如位于第一組合電路20的上游的電路之類的主電路(host circuit)。如果第一和第二奇偶校驗信號相同，則錯誤判斷電路24輸出數據信號“0”，并且如果它們不相同，則錯誤判斷電路24輸出錯誤標志數據信號“ I”。從錯誤判斷電路24接收到錯誤標志的主電路再一次輸出數據信號，并且從第一組合電路20輸出的8比特數據信號被再次輸入給觸發器電路組2。半導體裝置I可以不通過8比特而通過ー些其他數目的比特來形成ー個字。例如，一個字可例如由4比特、16比特、32比特或64比特來形成。無論如何，觸發器電路組2是由和形成一個字的比特的數目一祥多的MS FF電路構成的。接下來，下面將更詳細地描述觸發器電路組2。如圖2所示，通過在與數據信號線Gl到G8的方向直角相交的方向上排列八個MSFF電路IOa到10h，而構造了觸發器電路組2。MS FF電路IOa到IOh分別包括主鎖存(主存儲)電路11和從鎖存(從存儲)電路12，其中主鎖存電路11與同一時鐘信號同步地接收并鎖存各個數據信號比特，從鎖存電路12與同一時鐘信號同步地接收并鎖存來自各個主鎖存電路11的數據信號比特。從鎖存電路12將所鎖存的數據信號比特輸出到各個數據 信號線Gl到G8上。MS FF電路IOa到IOh中的每一個中的主鎖存電路11和從鎖存電路12被彼此鄰近地布置在與數據信號線Gl到G8平行的方向上。然后，一個MS FF電路IOa的主鎖存電路11被布置得鄰近另一個MS FF電路IOb的從鎖存電路12。這一個MS FF電路IOa的從鎖存電路12被布置得鄰近另一個MS FF電路IOb的主鎖存電路11。對其他鄰近各對MS FF電路中的每一對而言也使用相同的排列。以此方式，沿著八個MS FF電路IOa到IOh排列的方向以交替的方式來排列一個MS FF電路的主鎖存電路11和與這一個MS FF電路鄰近的另一個MS FF電路的從鎖存電路12。PMS FF電路23與MS FF電路IOh并排地被布置在MS FF電路IOh的與MS FF電路IOg相對的一側。在圖I中，MS FF電路IOh和PMS FF電路23被描繪得仿佛它們彼此隔開了一些距離，這是因為數據信號線被描繪在這兩個電路之間。PMS FF電路23包括奇偶校驗主鎖存電路14和奇偶校驗從鎖存電路15。基于MSFF電路IOa到IOh的各個從鎖存電路中鎖存的數據信號比特而生成的第一奇偶校驗信號被與時鐘信號同步地鎖存進奇偶校驗主鎖存電路14中。奇偶校驗主鎖存電路中鎖存的奇偶校驗信號被與時鐘信號同步地鎖存進奇偶校驗從鎖存電路15中。如此鎖存在奇偶校驗從鎖存電路15中的第一奇偶校驗信號被輸出在第一奇偶校驗信號線Hl上。PMS FF電路23的奇偶校驗從鎖存電路15被布置得鄰近MS FF電路IOh的主鎖存電路11。PMS FF電路23的奇偶校驗主鎖存電路14被布置得鄰近MS FF電路IOh的從鎖存電路12。也就是說，PMS FF電路23在結構和排列上與形成觸發器電路組2的每個MSFF電路實質地相同。接下來，下面將參考電路圖來描述作為形成觸發器電路組2的MS FF電路之一的MS FF電路IOa的操作。因為八個MS FF電路IOa到IOh在結構上是相同的，所以下面給出的對MS FF電路IOa的描述也適用于其他MS FF電路。圖3是圖I的主從觸發器電路的電路圖。MS FF電路IOa包括輸入部分Di和輸出部分Do，在輸入部分Di處來自數據信號線Gl的數據信號被輸入，在輸出部分Do處所存儲的數據信號被輸出。MS FF電路IOa還包括時鐘輸入部分CK和反相時鐘輸入部分XCK,在時鐘輸入部分CK處時鐘信號被輸入,在反相時鐘輸入部分XCK處反相版本的時鐘信號被輸入。MS FF電路IOa的主鎖存電路11包括傳輸門(transfer gate)Tl、反相器IVl和反相器IV2。傳輸門Tl被供應以來自時鐘輸入部分CK的時鐘信號和來自反相時鐘輸入部分XCK的反相版本的時鐘信號，并且當時鐘信號為高時被接通。另一方面，反相器IV2被供應以來自時鐘輸入部分CK的時鐘信號和來自反相時鐘輸入部分XCK的反相版本的時鐘信號，并且當時鐘信號為低時被接通。MS FF電路IOa的從鎖存電路12包括傳輸門T2、反相器IV3和反相器IV4。傳輸門T2被供應以來自時鐘輸入部分CK的時鐘信號和來自反相時鐘輸入部分XCK的反相版本的時鐘信號，并且當時鐘信號為低時被接通。另ー方面，反相器IV4被供應以來自時鐘輸入部分CK的時鐘信號和來自反相時鐘輸入部分XCK的反相版本的時鐘信號,并且當時鐘信號為高時被接通。接下來，將在下面描述MS FF電路IOa的操作。首先，當時鐘信號為高時，傳輸門Tl和反相器IV4為通，并且傳輸門Τ2和反相器IV2為斷。來自輸入部分Di的數據信號經由導通的傳輸門Tl被傳輸給反相器IV1，由反相器IVl對數據信號的邏輯狀態進行反相，并且被反相的數據信號被傳輸給傳輸門Τ2以及反相器IV2。傳輸給傳輸門Τ2的數據信號未被進ー步傳輸，因為傳輸門Τ2為斷。類似地，傳輸給反相器IV2的數據信號未被進ー步傳輸，因為反相器IV2為斷。另ー方面，通過由導通的反相器IV4對邏輯狀態進行反相而產生的 反相器IV4的輸出被傳輸給反相器IV3。也就是說,從反相器IV3輸出的數據信號被由反相器IV3和IV4形成的反相器環所保持。反相器IV3的輸出被輸出給輸出部分Do以輸出為數據信號。接下來，當時鐘信號為低時，傳輸門Τ2和反相器IV2為通,并且傳輸門Tl和反相器IV4為斷。來自輸入部分Di的數據信號的輸入被切斷的傳輸門Tl所阻斷。然而，因為反相器IV2為通，所以反相器IV2的輸出被傳輸給反相器IV1。也就是說，從反相器IVl輸出的數據信號、即在時鐘信號改變為低電平緊前面的輸入信號被由反相器IVl和IV2形成的反相器環所保持。反相器IVl的輸出也被輸出給傳輸門Τ2。從反相器IVl輸出的數據信號經由導通的傳輸門Τ2被傳輸給反相器IV3,由反相器IV3對數據信號的邏輯狀態進行反相，并且被反相的數據信號被傳輸給輸出部分Do以及反相器IV4。傳輸給輸出部分Do的數據信號被輸出在數據信號線Gl上。另ー方面，傳輸給反相器IV4的數據信號未被進ー步傳輸，因為反相器IV4為斷。在半導體裝置I的觸發器電路組2中，如果偶數個反相器環中保持的數據信號比特由于軟失效等而被同時破壞，則不可以通過使用一比特的奇偶校驗信號來檢測錯誤的發生。別的不說，在反相器環處于鄰近的兩個MS FF電路中的情況下，偶數個反相器環中保持的數據信號比特由于軟失效而被同時破壞的可能性是最高的。軟失效是如下的現象電子空穴對被撞擊電路元件的諸如α粒子或中子之類的高能粒子生成，并且比特信息被所生成的載流子破壞；因此，這樣的軟失效可同時發生在物理位置彼此接近的兩個反相器環中。圖4是示出鄰近主從觸發器電路中主鎖存電路之間的距離和從鎖存電路之間的距離的示圖。在觸發器電路組2中，鄰近MS FF電路IOa和IOb的主鎖存電路11之間的距離LI大于現有技術的主鎖存電路之間的距離L3。在現有技術中，主鎖存電路被布置為彼此鄰近。因此，在觸發器電路組2中，防止了在兩個鄰近MS FF電路IOa和IOb的主鎖存電路11中形成的反相器環中所保持的數據信號比特由于軟失效等而被同時破壞。類似地，在觸發器電路組2中，鄰近MS FF電路IOa和IOb的從鎖存電路12之間的距離L2大于現有技術的從鎖存電路之間的距離L4。在現有技術中，從鎖存電路被布置為彼此鄰近。因此，在觸發器電路組2中，防止了在兩個鄰近MS FF電路IOa和IOb的從鎖存電路12中形成的反相器環中所保持的數據信號比特由于軟失效等而被同時破壞。以此方式，在半導體裝置I的觸發器電路組2中，防止了任何兩個鄰近的MS FF電路中形成的反相器環中所保持的數據信號比特由于軟失效等而被同時破壞。此外，在半導體裝置I的觸發器電路組2中，因為主鎖存電路和從鎖存電路在鄰近的MS FF電路之間恰好在位置上是互換的，所以每個MS FF電路占據的面積相比于現有技術的排列沒有增加。在觸發器電路組2中，一個MS FF電路IOa的主鎖存電路11與其鄰近的MS FF電路IOb的從鎖存電路12之間的距離與現有技術的主鎖存電路之間的距離相同。因此，軟失效同時發生在鄰近MS FF電路IOa和IOb之間的主鎖存電路11和從鎖存電路12中的可能性與現有技術的觸發器電路組中的可能性大約相同。然而，在任何給定時間，取決于時鐘信號的高/低電平，用于保持數據信號的反相器環僅被形成在鄰近MS FF電路IOa和IOb中的主鎖存電路11或從鎖存電路12中。如果軟失效發生在沒有形成用于保持數據信號的反相器環的反相器中，則因為數據信號繼續被傳輸給該反相器，所以僅僅噪聲發生在輸出處。因此，如果軟失效同時發生在鄰近MS FF電路IOa和IOb中的主鎖存電路11和從鎖存電路12中，則所存儲的信息中不發生兩比特的錯誤。因為形成觸發器電路組2的八個MS FF電路IOa到IOh在結構上是相同的，所以以上給出的對MS FF電路IOa和IOb的描述也適用于其他鄰近的各對MS FF電路。此外，在半導體裝置I中，因為PMS FF電路23與MS FF電路IOa到IOh中的每一個在結構上實質地相同，所以以上給出的對MS FF電路IOa和IOb的描述也適用于PMS FF電路23及其鄰近的MS FF電路10h。根據上述本實施例的半導體裝置1，變得可以在不增加裝置面積的情況下防止錯誤同時發生在多個被存儲比特之中的偶數個比特中。如下情況是優選的根據本實施例的半導體裝置I的觸發器電路組2被安裝在特別希望防止軟失效的發生的設備中。這樣的設備的示例包括安裝在飛機、人造衛星等中的那些設備，飛機、人造衛星等航行于它們非常可能受宇宙射線影響的高海拔處。這樣的設備的示例還包括如果由于軟失效而發生事故則可能危害人的生命的諸如機動車輛之類的運輸車輛或者醫療設備。這樣的設備的示例還包括處理大量數據信號的并且如果軟失效發生則可能導致嚴重問題的服務器。接下來，將在下面描述前述第一實施例的半導體裝置I的修改例。圖5是示出此說明書中公開的半導體裝置的第一實施例的修改例的示圖。圖5所示的修改例包括布置得鄰近PMS FF電路23的奇偶校驗校正主從觸發器電路25。在下文中，奇偶校驗校正主從觸發器電路也可被簡稱為PCMS FF電路。
PCMS FF電路25存儲奇偶校驗校正信息，該信息與PMS FF電路23中存儲的第一奇偶校驗信息一起被用來當錯誤標志被從錯誤判斷電路24輸出時校正比特信息。奇偶校驗校正信息經由奇偶校驗信號線H3而被輸入給PCMS FF電路25。
與MS FF電路IOa到IOh和PMS FF電路23類似，PCMS FF電路25包括主鎖存電路16和從鎖存電路17。PCMS FF電路25被布置得鄰近PMS FF電路23，處在PMS FF電路23的與MS FF電路IOh相對的一側。PCMS FF電路25的主鎖存電路16被布置得鄰近PMSFF電路23的從鎖存電路15。PCMS FF電路25的從鎖存電路17被布置得鄰近PMS FF電路23的主鎖存電路14。接下來，將在下面參考圖6到12來描述以上半導體裝置的可替代實施例。在未以另外的方式具體描述的所有方面，所給出的對前述第一實施例的詳細描述也適用于可替代實施例。[b]第二實施例圖6是示出此說明書中公開的半導體裝置的第二實施例的示圖。在根據此實施例的半導體裝置的觸發器電路組2中，MS FF電路IOa到IOh被形成在一種傳導類型的n型阱NI和N2以及相反傳導類型的p型阱Pl中。n型阱NI和N2以及p型阱Pl被形成為帶狀地延伸，p型阱Pl形成在n型阱NI和N2之間。MS FF電路IOa到IOh的主鎖存電路11和從鎖存電路12每個都被形成得跨越n型阱與p型阱之間的邊界。如圖6所示，在MS FF電路IOa到IOh中的每一個中，在與n型阱NI和N2以及p型阱Pl的延伸方向相交的方向上、彼此鄰近地來布置主鎖存電路11和從鎖存電路12。更具體地，在本實施例中，主鎖存電路11和從鎖存電路12的排列方向與n型阱NI和N2以及P型阱Pl的延伸方向以直角相交。圖7是圖6的主從觸發器電路的電路圖。在圖7中，僅描繪了觸發器電路組2中的MS FF電路IOa到10c。此外，在圖7中，
一些配線等被省略。在MS FF電路IOa的主鎖存電路11中，圖3中描繪的傳輸門Tl是由p型MOS晶體管Al和n型MOS晶體管BI的組合構成的。圖3中描繪的反相器IVl是由p型MOS晶體管A4和n型MOS晶體管B4的組合構成的。圖3中描繪的反相器IV2是由p型MOS晶體管A2和A3以及n型MOS晶體管B2和B3的組合構成的。此外，在MS FF電路IOa的從鎖存電路12中，圖3中描繪的傳輸門T2是由p型MOS晶體管A5和n型MOS晶體管B5的組合構成的。圖3中描繪的反相器IV3是由p型MOS晶體管A8和n型MOS晶體管B8的組合構成的。圖3中描繪的反相器IV4是由p型MOS晶體管A6和A7以及n型MOS晶體管B6和B7的組合構成的。因為MS FF電路IOa到IOh在結構上是相同的，所以以上給出的對MS FF電路IOa的描述也適用于其他MS FF電路IOb到10h。如圖7所示，在觸發器電路組2中，MS FF電路IOa的主鎖存電路11中包括的一種傳導類型的P型MOS晶體管Al到A4被形成在n型阱NI中。與MS FF電路IOa鄰近的MS FF電路IOb的主鎖存電路11中包括的p型MOS晶體管Cl到C4被形成在另一個n型阱 N2中。也就是說，MSFF電路IOa的主鎖存電路11中包括的p型MOS晶體管Al到A4的陣列和MS FF電路IOb的主鎖存電路11中包括的p型MOS晶體管Cl到C4的陣列分別被形成在不同的n型阱中。此排列也適用于鄰近的下一對MSFF電路IOb和10c。對其他鄰近各對MS FF電路中的每一對而言也使用相同的排列。
以此方式，在本實施例的觸發器電路組2中，任何兩個鄰近MS FF電路的主鎖存電路中的P型MOS晶體管陣列分別被形成在不同的n型阱中。另一方面，MS FF電路IOa的從鎖存電路12中包括的p型MOS晶體管A5到A8被形成在n型阱N2中。與MS FF電路IOa鄰近的MS FF電路IOb的從鎖存電路12中包括的P型MOS晶體管C5到C8被形成在另一個n型阱NI中。也就是說，MS FF電路IOa的從鎖存電路12中包括的p型MOS晶體管A5到A8的陣列和MS FF電路IOb的從鎖存電路12中包括的P型MOS晶體管 C5到CS的陣列分別被形成在不同的n型阱中。此排列也適用于鄰近的下一對MS FF電路IOb和10c。對其他鄰近各對MS FF電路中的每一對而言也使用相同的排列。如上所述，在本實施例中，MS FF電路IOa的主鎖存電路11中包括的p型MOS晶體管Al到A4的陣列和與MS FF電路IOa鄰近的MS FF電路IOb的主鎖存電路11中包括的p型MOS晶體管Cl到C4的陣列分別被形成在不同的n型阱中；此排列用來防止由于寄生雙極管效應(parasitic bipolar effect)而發生軟失效。寄生雙極管效應是如下的現象當MS FF電路IOa的主鎖存電路11中包括的p型MOS晶體管Al到A4中發生軟失效并且電子空穴對被生成時，所生成的載流子影響諸如同一阱中形成的晶體管之類的其他裝置。例如，由于寄生雙極管效應，切斷的晶體管可能接通。以此方式，在本實施例的觸發器電路組2中，因為任何兩個鄰近的MS FF電路的主鎖存電路中的P型MOS晶體管陣列被分別形成在不同的n型阱中，所以可防止軟失效由于寄生雙極管效應而發生。類似地，因為MS FF電路IOa的從鎖存電路12中包括的p型MOS晶體管A5到A8的陣列和MS FF電路IOb的從鎖存電路12中包括的p型MOS晶體管C5到C8的陣列被分別形成在不同的n型阱中，所以可防止軟失效由于寄生雙極管效應而同時發生。以此方式，在本實施例的觸發器電路組2中，因為任何兩個鄰近的MS FF電路的從鎖存電路中的P型MOS晶體管陣列被分別形成在不同的n型阱中，所以可防止軟失效由于寄生雙極管效應而同時發生。另一方面，MS FF電路IOa的主鎖存電路11中包括的p型MOS晶體管Al到A4的陣列和MS FF電路IOb的從鎖存電路12中包括的p型MOS晶體管C5到C8的陣列被形成在同一 n型阱NI中。類似地，MS FF電路IOa的從鎖存電路12中包括的p型MOS晶體管A5到A8的陣列和MS FF電路IOb的主鎖存電路11中包括的p型MOS晶體管Cl到C4的陣列被形成在同一 n型阱N2中。此外，MS FF電路IOa的主鎖存電路11中包括的p型MOS晶體管Al到A4的陣列和MS FF電路IOc的主鎖存電路11中包括的p型MOS晶體管El到E4的陣列被形成在同
一n型阱NI中。類似地，MS FF電路IOa的從鎖存電路12中包括的p型MOS晶體管A5到A8的陣列和MS FF電路IOc的從鎖存電路12中包括的p型MOS晶體管E5到E8的陣列被形成在同一 n型阱N2中。MS FF電路IOa的主鎖存電路11中包括的n型MOS晶體管BI到B4的陣列、MS FF電路IOb的主鎖存電路11中包括的n型MOS晶體管Dl到D4的陣列和MS FF電路IOc的主鎖存電路11中包括的n型MOS晶體管Fl到F4的陣列被形成在同一 p型阱Pl中。此外，MS FF電路IOa的從鎖存電路12中包括的n型MOS晶體管B5到B8的陣列、MS FF電路IOb的從鎖存電路12中包括的n型MOS晶體管D5到D8的陣列和MS FF電路IOc的從鎖存電路12中包括的n型MOS晶體管F5到F8的陣列被形成在同一 P型阱Pl中。也就是說，在本實施例中，所有的n型MOS晶體管被形成在同一 p型阱Pl中。如上所述，MS FF電路IOa的主鎖存電路11中包括的p型MOS晶體管Al到A4的陣列和MS FF電路IOc的主鎖存電路11中包括的p型MOS晶體管El到E4的陣列被形成在同一 n型阱NI中。然而，因為MS FF電路IOa和IOc彼此隔開了一些距離，所以可防止軟失效同時發生。
類似地，MS FF電路IOa的從鎖存電路12中包括的p型MOS晶體管A5到A8的陣列和MS FF電路IOc的從鎖存電路12中包括的p型MOS晶體管E5到E8的陣列被形成在同一 n型阱N2中。然而，因為MS FF電路IOa和IOc彼此隔開了一些距離，所以可防止軟失效同時發生。除了觸發器電路組2的結構以外，本實施例的半導體裝置與前述第一實施例的半導體裝置實質地相同。根據上述本實施例的半導體裝置，還變得可以防止錯誤由于寄生雙極管效應而同時發生在多個被存儲比特之中的偶數個比特中。本實施例也提供了與第一實施例中取得的效果相同的效果。[c]第三實施例圖8是示出此說明書中公開的半導體裝置的第三實施例的示圖。在圖8中，僅描繪了觸發器電路組2中的MS FF電路IOa到10c。因為MS FF電路IOa到IOc與MS FF電路IOd到IOh在結構上是相同的，所以下面給出的對MS FF電路IOa到IOc的描述也適用于MS FF電路IOd到IOh。在根據本實施例的半導體裝置的觸發器電路組2中，在MS FF電路IOa到IOc中的每一個中的主鎖存電路11與從鎖存電路12之間插入緩沖器電路13。MS FF電路IOa到IOc被形成在n型阱NI和N2以及p型阱Pl和P2中。n型阱NI和N2以及p型阱Pl和P2被形成為帶狀地延伸，p型阱Pl形成在n型阱NI和N2之間。n型阱N2形成在p型阱Pl和P2之間。MS FF電路IOa到IOc的主鎖存電路11和從鎖存電路12每個都被形成得跨越n型阱與P型阱之間的邊界。緩沖器電路13a被形成得跨越P型阱Pl與n型阱N2之間的邊界。在MS FF電路IOa中，不形成主鎖存電路11和從鎖存電路12中的反相器環的晶體管被布置在緩沖器電路13a內。也就是說，一起形成MS FF電路IOa的主鎖存電路11中的傳輸門Tl的p型MOS晶體管Al和n型MOS晶體管BI被布置在緩沖器電路13a內。此夕卜，一起形成MS FF電路IOa的從鎖存電路12中的傳輸門T2的p型MOS晶體管A5和n型MOS晶體管B5被布置在緩沖器電路13a內。類似地，在MS FF電路IOb中，不形成主鎖存電路11和從鎖存電路12中的反相器環的晶體管被布置在緩沖器電路13b內。此外，在MS FF電路IOc中，不形成主鎖存電路11和從鎖存電路12中的反相器環的晶體管被布置在緩沖器電路13c內。在MS FF電路IOa的緩沖器電路13a中，p型MOS晶體管Al和A5 —起以縮寫形式被指定為矩形框內的PMOS，并且n型MOS晶體管BI和B5 —起以縮寫形式被指定為矩形框內的NM0S。對其他緩沖器電路而言也使用相同的縮寫晶體管指定。以此方式，在MS FF電路IOa到IOc中的每一個中，不形成主鎖存電路11和從鎖存電路12中的反相器環的晶體管被排列在形成各個反相器環的晶體管之間。此排列用來進一步增大鄰近MS FF電路IOa和IOb中的各個主鎖存電路11之間的距離和各個從鎖存電路12之間的距離。對其他鄰近各對MS FF電路中的每一對而言也使用相同的排列。在MS FF電路I Oa的主鎖存電路11中，p型MOS晶體管A2到A4 —起以縮寫形式被指定為矩形框內的PM0S，并且n型MOS晶體管B2到B4 —起以縮寫形式被指定為矩形框內的NMOS。此外，在MS FF電路IOa的從鎖存電路12中，p型MOS晶體管A6到A8 —起以縮寫形式被指定為矩形框內的PM0S，并且n型MOS晶體管B6到B8 —起以縮寫形式被指定為矩形框內的NM0S。對其他MS FF電路IOb和IOc而言也使用相同的縮寫晶體管指定。 MS FF電路IOa的主鎖存電路11中包括的n型MOS晶體管B2到B4的陣列被形成在P型阱Pl中。與MS FF電路IOa鄰近的MS FF電路IOb的主鎖存電路11中包括的n型MOS晶體管D2到D4的陣列被形成在另一個p型阱P2中。也就是說，MS FF電路IOa的主鎖存電路11中包括的n型MOS晶體管B2到B4的陣列和MS FF電路IOb的主鎖存電路11中包括的n型MOS晶體管D2到D4的陣列分別被形成在不同的p型阱中。此排列也適用于鄰近的下一對MS FF電路IOb和10c。對其他鄰近各對MSFF電路中的每一對而言也使用相同的排列。MS FF電路IOa的從鎖存電路12中包括的n型MOS晶體管B6到B8的陣列被形成在P型阱P2中。MS FF電路IOb的從鎖存電路12中包括的n型MOS晶體管D6到D8的陣列被形成在另一個P型阱Pl中。也就是說，MS FF電路IOa的從鎖存電路12中包括的n型MOS晶體管B6到B8的陣列和MS FF電路IOb的從鎖存電路12中包括的n型MOS晶體管D6到D8的陣列分別被形成在不同的p型阱中。此排列也適用于鄰近的下一對MS FF電路IOb和10c。對其他鄰近各對MS FF電路中的每一對而言也使用相同的排列。MS FF電路IOa的主鎖存電路11中包括的n型MOS晶體管B2到B4的陣列和MSFF電路IOb的從鎖存電路12中包括的n型MOS晶體管D6到D8的陣列被形成在同一 p型阱Pl中。此排列也適用于鄰近的下一對MS FF電路IOb和10c。對其他鄰近各對MS FF電路中的每一對而言也使用相同的排列。另一方面，MS FF電路IOa的從鎖存電路12中包括的n型MOS晶體管B6到B8的陣列和MS FF電路IOb的主鎖存電路11中包括的n型MOS晶體管D2到D4的陣列被形成在同一 P型阱P2中。此排列也適用于鄰近的下一對MS FF電路IOb和10c。對其他鄰近各對MS FF電路中的每一對而言也使用相同的排列。在本實施例中，MS FF電路IOa的主鎖存電路11中包括的n型MOS晶體管B2到B4的陣列和與MS FF電路IOa鄰近的MS FF電路IOb的主鎖存電路11中包括的n型MOS晶體管D2到D4的陣列被分別形成在不同的p型阱中。也就是說，在本實施例的觸發器電路組2中，形成兩個鄰近MS FF電路的各個主鎖存電路中的反相器環的n型MOS晶體管陣列被形成在不同的P型阱中。因此，在本實施例中，還變得可以防止軟失效由于寄生雙極管效應而發生在形成每個主鎖存電路中的反相器環的n型MOS晶體管中。類似地，MS FF電路IOa的從鎖存電路12中包括的n型MOS晶體管B6到B8的陣列和與MS FF電路IOa鄰近的MS FF電路IOb的從鎖存電路12中包括的n型MOS晶體管D6到D8的陣列被分別形成在不同的p型阱中。也就是說，在本實施例的觸發器電路組2中，形成兩個鄰近MS FF電路的各個從鎖存電路中的反相器環的n型MOS晶體管陣列被形成在不同的P型阱中。因此，在本實施例中，還變得可以防止軟失效由于寄生雙極管效應而發生在形成每個從鎖存電路中的反相器環的n型MOS晶體管中。此外，在本實施例中，如前述第二實施例中那樣，形成兩個鄰近MSFF電路的各個主鎖存電路中的反相器環的p型MOS晶體管陣列被形成在不同的n型阱中。類似地，形成兩個鄰近MS FF電路的各個從鎖存電路中的反相器環的p型MOS晶體管陣列被形成在不同的n型阱中。除了上述結構上的不同以外，本實施例與前述第二實施例實質地相同。根據上述本實施例的半導體裝置，變得可以防止錯誤由 于寄生雙極管效應而同時發生在多個被存儲比特之中的偶數個比特中。本實施例也提供了與第二實施例中取得的效果相同的效果。在以上實施例中，緩沖器電路13已被形成在主鎖存電路11與從鎖存電路12之間，但是除緩沖器電路以外的電路也可被布置在主鎖存電路11與從鎖存電路12之間。接下來，將在下面描述第三實施例的半導體裝置的第一到第四修改例。圖9是示出此說明書中公開的半導體裝置的第三實施例的第一修改例的示圖。在此修改例中，n型阱NI和N2以及p型阱Pl和P2的排列不同于圖8中描繪的第三實施例的排列。也就是說，n型阱NI被形成在p型阱Pl與p型阱P2之間。p型阱P2被形成在n型阱NI與n型阱N2之間。圖10是示出此說明書中公開的半導體裝置的第三實施例的第二修改例的示圖。在此修改例的觸發器電路組2中，通過在每個MS FF電路IOa到IOc中的主鎖存電路11與從鎖存電路12之間插入緩沖器電路13來排列所述主鎖存電路11和所述從鎖存電路12的方向平行于p型阱Pl和P2以及n型阱NI和N2延伸的方向。在此說明書中，句子“排列主鎖存電路11和從鎖存電路12的方向平行于阱延伸的方向”的意思是不僅包括兩個方向嚴格平行的情況而且包括它們基本平行的情況。圖11是示出此說明書中公開的半導體裝置的第三實施例的第三修改例的示圖。在此修改例中，n型阱NI和N2以及p型阱Pl和P2的排列不同于圖10中描繪的第二實施例的排列。也就是說，n型阱NI被形成在p型阱Pl與p型阱P2之間。p型阱P2被形成在n型阱NI與n型阱N2之間。圖12是示出此說明書中公開的半導體裝置的第三實施例的第四修改例的示圖。在此修改例的觸發器電路組2中，布置在每個MS FF電路IOa到IOc中的主鎖存電路11與從鎖存電路12之間的緩沖器電路13被消除。否則，結構與圖10中描繪的第二修改例的結構相同。在本發明中，在不脫離本發明的精神和目的的情況下可適當地修改以上每一個實施例的半導體裝置。此外，任何一個實施例的構成特征在適當的情況下可適用于其他實施例。
權利要求
1.一種半導體裝置，包括 第一主從觸發器電路，所述第一主從觸發器電路具有第一主鎖存電路和第一從鎖存電路，所述第一主鎖存電路與第一時鐘信號同步地接收并鎖存第一數據信號，所述第一從鎖存電路與第二時鐘信號同步地接收并鎖存來自所述第一主鎖存電路的所述第一數據信號；以及 第二主從觸發器電路，所述第二主從觸發器電路與所述第一主從觸發器電路并排地被布置，并且所述第二主從觸發器電路具有第二主鎖存電路和第二從鎖存電路，所述第二主鎖存電路與第三時鐘信號同步地接收并鎖存第二數據信號，所述第二從鎖存電路與第四時鐘信號同步地接收并鎖存來自所述第二主鎖存電路的所述第二數據信號，并且其中 所述第二主從觸發器電路的所述第二從鎖存電路被布置得鄰近所述第一主從觸發器電路的所述第一主鎖存電路，并且所述第二主從觸發器電路的所述第二主鎖存電路被布置得鄰近所述第一主從觸發器電路的所述第一從鎖存電路。
2.根據權利要求I所述的半導體裝置，其中所述第一主從觸發器電路的所述第一主鎖存電路中包括的第一傳導類型的晶體管被形成在第二傳導類型的第一阱中，并且所述第二主從觸發器電路的所述第二主鎖存電路中包括的所述第一傳導類型的晶體管被形成在作為與所述第一阱不同的阱的所述第二傳導類型的第二阱中，并且 所述第一主從觸發器電路的所述第一從鎖存電路中包括的所述第一傳導類型的晶體管被形成在所述第二傳導類型的第三阱中，并且所述第二主從觸發器電路的所述第二從鎖存電路中包括的所述第一傳導類型的晶體管被形成在作為與所述第三阱不同的阱的所述第二傳導類型的第四阱中。
3.根據權利要求2所述的半導體裝置，其中所述第一阱和所述第四阱是同一阱，并且所述第二阱和所述第三阱是同一阱。
4.根據權利要求2所述的半導體裝置，其中所述第一主從觸發器電路的所述第一主鎖存電路中包括的所述第二傳導類型的晶體管被形成在所述第一傳導類型的第五阱中，并且所述第二主從觸發器電路的所述第二主鎖存電路中包括的所述第二傳導類型的晶體管被形成在作為與所述第五阱不同的阱的所述第一傳導類型的第六阱中，并且 所述第一主從觸發器電路的所述第一從鎖存電路中包括的所述第二傳導類型的晶體管被形成在所述第一傳導類型的第七阱中，并且所述第二主從觸發器電路的所述第二從鎖存電路中包括的所述第二傳導類型的晶體管被形成在作為與所述第七阱不同的阱的所述第一傳導類型的第八阱中。
5.根據權利要求4所述的半導體裝置，其中所述第五阱和所述第八阱是同一阱，并且所述第六阱和所述第七阱是同一阱。
6.根據權利要求2所述的半導體裝置，其中在與所述第一傳導類型的阱和所述第二傳導類型的阱的延伸方向相交的方向上、在所述第一主從觸發器電路中彼此鄰近地來布置所述第一主鎖存電路和所述第一從鎖存電路。
7.根據權利要求2所述的半導體裝置，其中在與所述第一傳導類型的阱和所述第二傳導類型的阱的延伸方向平行的方向上、在所述第一主從觸發器電路中彼此鄰近地來布置所述第一主鎖存電路和所述第一從鎖存電路。
8.根據權利要求I所述的半導體裝置，還包括奇偶校驗主從觸發器電路，所述奇偶校驗主從觸發器電路具有奇偶校驗主鎖存電路和奇偶校驗從鎖存電路，所述奇偶校驗主鎖存電路與第五時鐘信號同步地接收并鎖存基于所述第一主從觸發器電路的所述第一從鎖存電路中鎖存的所述第一數據信號和所述第二主從觸發器電路的所述第二從鎖存電路中鎖存的所述第二數據信號而生成的奇偶校驗信號，所述奇偶校驗從鎖存電路與第六時鐘信號同步地接收并鎖存來自所述奇偶校驗主鎖存電路的所述奇偶校驗信號，所述奇偶校驗主從觸發器電路與所述第二主從觸發器電路并排地被布置在所述第二主從觸發器電路的與所述第一主從觸發器電路相對的ー側，并且其中 所述奇偶校驗主從觸發器電路的所述奇偶校驗從鎖存電路被布置得鄰近所述第二主從觸發器電路的所述第二主鎖存電路，并且所述奇偶校驗主從觸發器電路的所述奇偶校驗主鎖存電路被布置得鄰近所述第二主從觸發器電路的所述第二從鎖存電路。
9.根據權利要求I所述的半導體裝置，其中所述第一時鐘信號和所述第三時鐘信號是同一時鐘信號，并且所述第二時鐘信號和所述第四時鐘信號是同一時鐘信號。
10.一種半導體裝置，包括 多個主從觸發器電路的排列，所述多個主從觸發器電路每個都具有主鎖存電路和從鎖存電路，所述主鎖存電路與第一時鐘信號同步地接收并鎖存第一數據信號，所述從鎖存電路與第二時鐘信號同步地接收并鎖存來自所述主鎖存電路的所述第一數據信號，并且其中 所述多個主從觸發器電路中的一個主從觸發器電路的所述主鎖存電路被布置得鄰近所述多個主從觸發器電路中的另ー個主從觸發器電路的所述從鎖存電路，并且所述ー個主從觸發器電路的所述從鎖存電路被布置得鄰近所述另ー個主從觸發器電路的所述主鎖存電路。
全文摘要
本發明涉及一種半導體裝置，包括第一主從觸發器，該第一主從觸發器具有第一主鎖存器和第一從鎖存器，第一主鎖存器與第一時鐘同步地接收并鎖存第一數據信號，第一從鎖存器與第二時鐘同步地接收并鎖存來自第一主鎖存器的第一數據信號；以及第二主從觸發器，該第二主從觸發器與第一主從觸發器并排地被布置，并且該第二主從觸發器具有第二主鎖存器和第二從鎖存器，第二主鎖存器與第三時鐘同步地接收并鎖存第二數據信號，第二從鎖存器與第四時鐘同步地接收并鎖存來自第二主鎖存器的第二數據信號，并且其中第二主從觸發器的第二從鎖存器被布置得鄰近第一主從觸發器的第一主鎖存器，并且第二主從觸發器的第二主鎖存器被布置得鄰近第一主從觸發器的第一從鎖存器。
文檔編號H03K3/3562GK102624364SQ20111043656
公開日2012年8月1日 申請日期2011年12月19日 優先權日2011年1月27日
發明者上村大樹 申請人:富士通半導體股份有限公司