專利名稱：一種可抑制采樣時間失配的時間交織模數轉換器的制作方法
技術領域：
本發明涉及微電子技術中的模數轉換器，特別是涉及一種可抑制采樣時間失配的時間交織模數轉換器的結構設計。
背景技術：
模數轉換器是一種將模擬信號轉換為數字信號的工具，其作為模擬技術與數字技術的接口，被廣泛應用于工業控制、雷達、通信、消費電子等領域，在信息技術中起著重要作用。隨著集成電路制造工藝的不斷改進和新材料的引入使得數字信號處理技術不斷進步， 從而對模數轉換器的速度提出了更高的要求。目前提高模數轉換器速度最流行的方法之一是將多個模數轉換器并聯起來使用。 利用交錯時鐘使多個模數轉換器輪流工作，在維持單個模數轉換器低速工作的情況下，實現整體速度的提高，該結構稱為時間交織模數轉換器(Time-interleaved ADC)。圖1為一個四通道時間交織模數轉換器的基本結構，每個通道由一個采樣保持電路(S/H)和一個子模數轉換器(ADC)構成，因此整個四通道時間交織模數轉換器包含四個采樣保持電路(S/氏，S/H2, S/H3和S/H4)，四個子模數轉換器(ADC1, ADC2, ADC3和ADC4)和一個多路復用器(MUX)。各通道子模數轉換器的精度為N位，工作速度為fs/4，分別工作在四個不同的相位，相鄰通道的時鐘相位差為90°。四個通道依次對輸入信號進行采樣和數據轉換，并分別輸出速率為fs/4、精度為N位的數字信號，最后經多路復用器輸出速率為fs、精度為N位的數字信號，從而實現整體模數轉換器的工作速率提高為單個模數轉換器率的4 倍。圖2為四通道時間交織模數轉換器的時序圖。理論上，通道數越多，時間交織模數轉換器的工作速度越快。但是，實際上，各通道子模數轉換器間存在采樣時間失配(Timing mismatch)、增益失配(Gain mismatch)、失調失配(Offset mismatch)和帶寬失配(Bandwidth mismatch)等非理想因素，嚴重影響了整個模數轉換器的動態性能。針對采樣時間失配，有相關論文和專利提出了一種解決方法，即采樣開關前置技術。該方法通過將采樣開關前置，由主時鐘控制采樣時刻，避免了各通道時鐘分別采樣所引起的采樣時間失配，能顯著提高整個模數轉換器的動態性能。但是該方法會帶來兩個缺1、前置開關的引入會增加信號通路的導通電阻和寄生電容，減小輸入信號帶寬， 使得信號帶寬的相對誤差變大，帶寬失配的影響進一步加劇。2、采樣時刻由前置采樣開關的主時鐘決定，使得各通道采樣保持電路不能采用下極板采樣技術，從而導致采樣開關引入的電荷注入等非線性將無法避免，惡化整個模數轉換器的線性度。
發明內容
本發明的目的在于提供一種既可以抑制采樣時間失配，又不影響輸入信號帶寬和系統線性度的時間交織模數轉換器結構，從而有效避免采樣時間失配的影響，提高整個模數轉換器的動態性能。為了實現上述目的，本發明提供的時間交織模數轉換器如圖3所示，包含四個相同的采樣保持電路(S/H” S/H2, S/H3和S/H4)，四個相同的子模數轉換器(ADCnADC^ADC3和 ADC4)和一個多路復用器(MUX)。與已有技術(圖5)的區別是本發明的采樣保持電路(圖 6)加入開關S4，由四個開關(Si，S2，S3和S4)，一個采樣電容(Csample)和一個運算放大器 (AMP)組成。開關S4由主時鐘MCLK控制，因此各通道的采樣時刻由MCLK的下降沿決定，從而抑制了各通道時鐘分別采樣引起的采樣時間失配。圖6所示的采樣保持電路的具體連接關系如下開關Sl的左端接輸入信號Vin， 右端接采樣電容(Csample)的左極板和開關S2的左端；開關S2的右端接開關S4的右端和運算放大器(AMP)的輸出Vout ；采樣電容的右極板接開關S3的左端和運算放大器(AMP)的正端，運算放大器(AMP)的負端接地，開關S3的右端接開關S4的左端。開關Sl和S3具有相同的時鐘控制信號CLKi(i表示不同的通道，i = 1，2，3，4)，開關52由與CLKi兩相非交疊的時鐘CLKin (i表示不同的通道，i = 1,2,3,4)控制，開關S4由主時鐘MCLK控制。
圖1為傳統四通道時間交織模數轉換器的原理2為傳統四通道時間交織模數轉換器的時序3為本發明設計的四通道時間交織模數轉換器結構4為本發明設計的四通道時間交織模數轉換器結構的時序5為傳統的采樣保持電路(S/H)結構圖6為本發明設計的采樣保持電路(S/H)結構圖7為本發明設計的采樣保持電路(S/H)的時序圖
具體實施例方式以下結合圖進一步描述本發明。如圖3所示為本發明提出的四通道時間交織模數轉換器，其時序圖如圖4所示。圖 4中，各通道時鐘的占空比為25 %，在每一個采樣時鐘相，始終只有一個通道采樣，因此降低了輸入信號負載，增大輸入帶寬。相比于傳統時間交織模數轉換器(如圖1所示)，圖3 中各通道采樣保持電路由通道時鐘CLKi(i表示不同的通道，i = 1,2,3,4)和主時鐘MCLK 一起控制，各通道采樣時間均由MCLK決定。具體工作方式以通道一為例，其余通道工作方式相同。通道一的采樣保持電路結構如圖6所示，其工作時序如圖7所示。其中，MCLK為主時鐘，工作頻率為fs ；CLKl和CLKln是兩相非交疊時鐘，工作頻率為fs/4。開關Sl和S3 的控制信號為CLKl，開關S2的控制信號為CLKln，開關S4的控制信號為主時鐘MCLK。步驟1、、時亥lj，MCLK和CLKl同時跳變為高電平，CLKln跳變為低電平，因此開關 Si、S3和S4導通，S2斷開，采樣電容Csample對輸入信號進行跟蹤；步驟2、t2時亥lj，MCLK跳變為低電平，開關S4斷開，采樣電容Csample右極板電荷不再改變；
步驟3、t3時亥lj，CLKl跳變為低電平，CLKln跳變為高電平，因此開關Sl和S3斷開，S2導通，采樣電容翻轉，通道一進入保持階段，子模數轉換器ADC1對采樣值進行轉換，輸出N位數字信號DIG1。步驟4、t3時亥lj，CLKl跳變為低電平，根據圖4所示，CLK2跳變為高電平。因此， 在通道一進入保持階段時，通道二對輸入進行跟蹤，開始采樣保持過程(重復步驟1 步驟 3)。步驟5、同理，當CLK2跳變為低電平時，通道二完成采樣進入控化保持階段，子模數轉換器ADC2對采樣值進行轉換，輸出N位數字信號DI&。此時，根據圖4所示，CLK3跳變為高電平，通道三對輸入進行跟蹤，開始采樣保持過程(重復步驟1 步驟3)。步驟6、同理，當CLK3跳變為低電平時，通道三完成采樣進入保持階段，子模數轉換器ADC3對采樣值進行轉換，輸出N位數字信號DI&。此時，根據圖4所示，CLK4跳變為高電平，通道四對輸入進行跟蹤，開始采樣保持過程(重復步驟1 步驟3)。步驟7、同理，當CLK4跳變為低電平時，通道四完成采樣進入保持階段，子模數轉換器ADC4對采樣值進行轉換，輸出N位數字信號DK^此時，根據圖4所示，CLKl跳變為高電平，通道一對輸入進行跟蹤，開始采樣保持過程(重復步驟1 步驟3)。根據步驟1 步驟7可見，四個通道按照圖4所示的時鐘關系依次對輸入信號進行采樣保持和數據轉換，并不斷循環，循環周期為4*TS(TS為主時鐘MCLK的周期，Ts = 1/ fs)。而多路復用器(MUX)則根據圖4所示時鐘的相位關系將各通道數字信號(DIGi DI(}4) 依次輸出，從而實現了精度為N位、速度為4的高速轉換。本發明的時間交織模數轉換器的通道數可以為大于等于二的整數。本發明的時間交織模數轉換器具有以下四個優點1、在t2時亥lj，MCLK跳變為低電平，開關S4斷開，采樣電容的右極板電荷不再跟隨輸入變化，因此該時刻即決定了采樣值。而后開關S3比S4晚半個主時鐘周期(Ts)斷開， 對采樣值無貢獻，因此通道時鐘CLKl的相位偏差對采樣結果沒有任何影響，同理其余三個通道時鐘的相位偏差對采樣結果沒有任何影響。2、在t2時亥lj，MCLK跳變為低電平，開關S4斷開，采樣電容的右極板電荷不再跟隨輸入變化，實現下極板采樣，避免了采樣開關Sl的電荷注入，消除了由此引起的非線性效應。3、因為主時鐘MCLK控制的采樣開關S4沒有放在輸入信號通路上，開關的導通電阻和寄生電容不會增加輸入信號的負載，因此對輸入信號帶寬不會產生任何影響。4、本例中，MCLK與CLKl是同時跳變，但實際上，只要MCLK的高電平被CLKl的高電平覆蓋，就能實現上述功能，因此緩解了對主時鐘延遲時間的要求。以上實例僅為本發明的優選例子而已，本發明的使用并不局限于該實例，凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
權利要求
1.一種可抑制采樣時間失配的時間交織模數轉換器，包含有采樣保持電路(S/H)， 模數轉換器(ADC)和一個多路復用器(MUX)，其特征在于采樣保持電路(S/H)由主時鐘 (MCLK)控制采樣時刻，從而避免了各通道利用自身時鐘采樣引起的采樣時刻失配；該采樣保持電路(S/H)由四個開關(S1、S2、S3和S4)、一個采樣電容(CsampJ和一個運算放大器(AMP)組成，具體的連接關系如下開關Sl的左端接輸入信號Vin，右端接采樣電容(Csample)的左極板和開關S2的左端，開關S2的右端接開關S4的右端和運算放大器(AMP) 的輸出Vout，采樣電容的右極板接開關S3的左端和運算放大器(AMP)的正端，運算放大器 (AMP)的負端接地，開關S3的右端接開關S4的左端，開關Sl和S3具有相同的時鐘控制信號CLKi(i表示不同的通道，i = 1，2，3，4)，開關S2由與CLKi兩相非交疊的時鐘CLKin(i 表示不同的通道，i = 1,2,3,4)控制，開關S4由主時鐘MCLK控制。
2.根據權利要求1所述的時間交織模數轉換器，其特征在于該時間交織模數轉換器由四個采樣保持電路(SMnSM2，S/HjnS/H4)、四個子模數轉換器(ADCpAD(^ADCdnADC4) 和一個多路復用器(MUX)構成。
3.根據權利要求1，或權利要求2所述的可抑制采樣時間失配的時間交織模數轉換器， 其特征在于采樣保持電路的采樣保持過程包括如下步驟步驟1 當時鐘CLKi(i表示不同的通道，i = 1,2,3,4)和主時鐘MCLK同時跳變為高電平時，開關Si、S3和S4導通，采樣保持電路跟隨輸入信號；步驟2 當主時鐘MCLK跳變為低電平時，開關S4斷開，采樣電容Csample右極板電荷不再改變，采樣結束；步驟3 當時鐘CLKi(i表示不同的通道，i = 1,2,3,4)跳變為低電平，時鐘CLKin (i表示不同的通道，i = 1,2,3,4)跳變為高電平，因此開關Sl和S3斷開，S2導通，采樣電容翻轉，采樣保持電路進入保持階段，為后級子模數轉換器提供采樣值。
4.根據權利要求1所述的可抑制采樣時間失配的時間交織模數轉換器，其特征在于 各通道采樣時刻均由主時鐘MCLK的下降沿決定，因此避免了各通道時鐘分別采樣引起的采樣時間失配，提高整個模數轉換器的動態性能。
5.根據權利要求1中所述的可抑制采樣時間失配的時間交織模數轉換器，其特征在于模數轉換器的通道總數可為大于等于二的整數。
全文摘要
一種可抑制采樣時間失配的時間交織模數轉換器，涉及微電子技術領域。本發明針對采樣時間失配對時間交織模數轉換器的影響，提出了一種可抑制采樣時間失配的時間交織模數轉換器的結構。該模數轉換器包括通道采樣保持電路，子模數轉換器和多路復用器。通道采樣保持電路中引入系統主時鐘來決定采樣時刻，從而避免各通道分別采樣引起的采樣時刻失配，有效提高時間交織模數轉換器的動態性能。該方法無需前置采樣保持電路，因此對輸入信號帶寬無任何影響，而且通道采樣保持電路可以運用下極板采樣技術，消除電荷注入的影響，提高系統的線性度。
文檔編號H03M1/12GK102420612SQ20111042447
公開日2012年4月18日 申請日期2011年12月16日 優先權日2011年12月16日
發明者于奇, 倪春曉, 吳霜毅, 寧寧, 宋文青, 朱歡, 朱波, 李靖, 眭志凌 申請人:電子科技大學