專利名稱：基于可逆主從d觸發器的八位二進制加法計數器的制作方法
技術領域：
本發明涉及信息領域的低功耗的時序邏輯電路設計，特別是基于可逆主從D觸發器的八位二進制加法計數器。
背景技術：
計數器的應用十分廣泛，它不僅能用于對時鐘脈沖個數進行計數，還可以用作分頻、定時、產生節拍脈沖，以滿足實現數字測量、運算、程序控制、事件統計及系統定時等應用的需要。但是傳統的計數器由傳統邏輯門構造，進行不可逆計算時帶來信息位的擦除，不可避免地帶來了能量的損耗。Landauer指出，傳統不可逆邏輯電路的能量損耗根源是信息位的丟失，每一位信息的丟失對應KT*Ln2焦耳的熱量產生，其中K是波爾茲曼常量，T是絕對溫度，在室溫下， 雖然能量的散失很少，但對于低功耗電路設計不能忽略。同時，能耗產生的熱量會極大地限制芯片的性能和計算速度。Deutsch提出量子邏輯門構造量子計算機的思想，而量子邏輯門具備可逆操作的特性，其通過級聯的方式可以綜合設計量子邏輯電路，量子電路由于其特殊的結構性，不存在信息位的丟失和電能與熱能的轉換，從根本上解決了傳統不可逆邏輯電路的熱耗問題; 本發明人正是基于此種技術，研究提供本發明所記載的技術方案。
發明內容
本發明所要解決的技術問題，是針對前述背景技術中的缺陷和不足，提供一種基于可逆主從D觸發器的八位二進制加法計數器，其可解決不可逆電路運算中因信息位的丟失而帶來的能量損耗問題，大大降低了電路的功耗。本發明為解決以上技術問題，所采用的技術方案是一種基于可逆主從D觸發器的八位二進制加法計數器，包括8個可逆主從D觸發器和7個用于復制信號的re門，其中，7個re門的Β輸入端均接低電平，用于復制信號；第 ι個可逆主從D觸發器的反向輸出端經第一 re門復制后，分別連接該第ι個可逆主從D觸發器的D輸入端和第2個可逆主從D觸發器的CLK輸入端；而第2個可逆主從D觸發器的反向輸出端經第二 re門復制后，分別連接該第2個可逆主從D觸發器的D輸入端和第3個可逆主從D觸發器的CLK輸入端；第3個可逆主從D觸發器的反向輸出端經第三TO門復制后，分別連接該第3個可逆主從D觸發器的D輸入端和第4個可逆主從D觸發器的CLK輸入端；第4個可逆主從D觸發器的反向輸出端經第四re門復制后，分別連接該第4個可逆主從D觸發器的D輸入端和第5個可逆主從D觸發器的CLK輸入端；第5個可逆主從D觸發器的反向輸出端經第五re門復制后，分別連接該第5個可逆主從D觸發器的D輸入端和第6個可逆主從D觸發器的CLK輸入端；第6個可逆主從D觸發器的反向輸出端經第六TO 門復制后，分別連接該第6個可逆主從D觸發器的D輸入端和第7個可逆主從D觸發器的 CLK輸入端；第7個可逆主從D觸發器的反向輸出端經第七TO門復制后，分別連接該第7個可逆主從D觸發器的D輸入端和第8個可逆主從D觸發器的CLK輸入端；而第8個可逆主從D觸發器的反向輸出端直接連接該第8個可逆主從D觸發器的D輸入端；并以第1個可逆主從D觸發器的CLK輸入端作為時鐘信號輸入端，第1至8可逆主從D觸發器的正向輸出端分別作為八位二進制加法計數器的第0位到第7位輸出。上述可逆主從D觸發器由兩個基本可逆D觸發器和一個非門級聯構成，其中，第一基本可逆D觸發器的第一輸入端作為可逆主從D觸發器的CLK輸入端，第二輸入端作為可逆主從D觸發器的D輸入端，而第三輸入端接低電平信號，其第一輸出端經由非門連接第二基本可逆D觸發器的第一輸入端，第一基本可逆D觸發器的第二輸出端直接連接第二基本可逆D觸發器的第二輸入端，第一基本可逆D觸發器的第三輸出端向第二基本可逆D觸發器的第三輸入端輸入低電平信號；第二基本可逆D觸發器的第一輸出端懸空，第二輸出端作為可逆主從D觸發器的正向輸出端，而第二輸出端作為可逆主從D觸發器的反向輸出端。上述基本可逆D觸發器由一個Fredkin門和兩個TO門級聯構成，其中，Fredkin門的第一輸入端作為基本可逆D觸發器的第一輸入端，Fredkin門的第二輸入端作為基本可逆D觸發器的第二輸入端，Fredkin門的第一輸出端作為基本可逆D觸發器的第一輸出端， 第二輸出端懸空，而第三輸出端連接第一 re門的第一輸入端；第一 re門的第二輸入端接低電平，第一 re門的第一輸出端連接第二 re門的第一輸入端，而第二輸出端連接Fredkin門的第三輸入端；第二re門的第二輸入端接高電平，第一輸出端作為基本可逆D觸發器輸出正向信號的第二輸出端，而第二 re門的第二輸出端作為基本可逆D觸發器輸出反向信號的第三輸出端。采用上述方案后，本發明的有益效果在于本發明設計的基于可逆主從D觸發器的八位二進制加法計數器中所有的基本門電路，采用量子邏輯門進行電路設計，借助量子邏輯門特殊的結構性，相比傳統電路不存在信息位的丟失和電能與熱能的轉換，從根本上有效地減少了系統的功耗。利用本發明的基于可逆主從D觸發器的八位二進制加法計數器，采用串聯擴展方式，可以實現更多位數的計數器。
圖1是本發明中Fredkin門的結構示意圖；圖2是本發明中re門的結構示意圖；圖3a是本發明中基本可逆D觸發器的實現架構圖；圖3b是本發明中基本可逆D觸發器的結構示意圖；圖4a是本發明中可逆主從D觸發器的實現架構圖；圖4b是本發明中可逆主從D觸發器的結構示意圖；圖5是本發明的實現架構圖。
具體實施例方式以下將結合附圖，對本發明的技術方案進行詳細說明。如圖5所示，本發明提供一種基于可逆主從D觸發器的八位二進制加法計數器，包括8個可逆主從D觸發器和7個用于復制信號的TO門，其中，圖4b所示是可逆主從D觸發器的結構示意圖，其具有兩個輸入端(D輸入端和CLK輸入端)和兩個輸出端(正向輸出端
4和反向輸出端)，而圖2所示是re門的結構示意圖，其具有兩個輸入端和兩個輸出端，其邏輯關系為設其第一、二輸入端分別輸入信號A和B，第一、二輸出端分別輸出信號P和Q， 則P = A0 = J十 5由上式可知，當B = 0時，Q = Α，因此，此時TO門的作用是復制信號。圖5所示本發明的連接結構為7個re門的B輸入端均接低電平，從而使得re門起到復制信號的作用，此時它的兩個輸出端輸出信號相同；第1個可逆主從D觸發器的反向輸出端么經第一 re門復制后，分別連接該第1個可逆主從D觸發器的D輸入端和第2個可逆主從D觸發器的CLK輸入端；而第2個可逆主從D觸發器的反向輸出端這經第二 TO門復制后，分別連接該第2個可逆主從D觸發器的D輸入端和第3個可逆主從D觸發器的CLK 輸入端；第3個可逆主從D觸發器的反向輸出端仏經第三re門復制后，分別連接該第3個可逆主從D觸發器的D輸入端和第4個可逆主從D觸發器的CLK輸入端；第4個可逆主從 D觸發器的反向輸出端艮經第四re門復制后，分別連接該第4個可逆主從D觸發器的D輸入端和第5個可逆主從D觸發器的CLK輸入端；第5個可逆主從D觸發器的反向輸出端^4 經第五TO門復制后，分別連接該第5個可逆主從D觸發器的D輸入端和第6個可逆主從D 觸發器的CLK輸入端；第6個可逆主從D觸發器的反向輸出端&經第六re門復制后，分別連接該第6個可逆主從D觸發器的D輸入端和第7個可逆主從D觸發器的CLK輸入端；第 7個可逆主從D觸發器的反向輸出端^6經第七TO門復制后，分別連接該第7個可逆主從D 觸發器的D輸入端和第8個可逆主從D觸發器的CLK輸入端；而第8個可逆主從D觸發器的反向輸出端^7直接連接該第8個可逆主從D觸發器的D輸入端；并以第1個可逆主從D 觸發器的CLK輸入端作為時鐘信號輸入端，第1至8可逆主從D觸發器的輸出端QpQpQp Q3、Q4、Q5、Q6、Q7分別作為八位二進制加法計數器的第0位到第7位輸出。由圖中可以看出，除第8個可逆主從D觸發器的反向輸出信號。只作為本可逆主從D觸發器的D輸入信號外，每一個可逆主從D觸發器的輸出信號。分別作為本可逆主從D 觸發器的D輸入信號和下一個可逆主從D觸發器的時鐘信號。在本實施例中，各可逆主從D觸發器可由兩個基本可逆D觸發器和一個非門級聯構成，而所述的基本可逆D觸發器可由一個Fredkin門和兩個TO門級聯構成，以下將結合
其連接架構。首先參考圖1所示，是Fredkin門的結構示意圖，其具有3個輸入端和3個輸出端， 設第一至三輸入端的輸入信號分別為A、B、C，第一至三輸出端的輸出信號分別為P、Q、R，則其邏輯關系分別為P = A0 = 15 十 JCR = ]C AB配合圖3b所示，是基本可逆D觸發器的結構示意圖，具有3個輸入端和3個輸出端，其中，3個輸入端分別用于輸入CLK信號、D信號和低電平信號，而3個輸出端分別用于輸出CLK信號、正向信號和反向信號；其是由一個圖1所示的Fredkin門與兩個圖2所示的TO門級聯而成，具體連接架構可參考圖3a所示，Fredkin門的第一輸入端用于輸入CLK 信號，作為基本可逆D觸發器輸入CLK信號的第一輸入端，第二輸入端用于輸入D信號，作為基本可逆D觸發器輸入D信號的第二輸入端，而第三輸入端與第一 re門的第二輸出端連接；Fredkin門的第一輸出端輸出CLK信號，作為基本可逆D觸發器輸出CLK信號的第一輸出端，第二輸出端懸空，而第三輸出端連接第一re門的第一輸入端；第一re門的第一輸出端連接第二 re門的第一輸入端，而第二 re門的第二輸入端接高電平；第二 re門的第一輸出端作為基本可逆D觸發器輸出正向信號的第二輸出端，而第二 re門的第二輸出端作為基本可逆D觸發器輸出反向信號的第三輸出端。再請參考圖4a所示，是將兩個基本可逆D觸發器和一個非門級聯構成可逆主從D 觸發器的架構圖，其中，第一基本可逆D觸發器的第一至三輸入端分別用于輸入CLK信號、 D信號和低電平，第一輸入端作為圖4b中的CLK輸入端，第二輸入端作為圖4b中的D輸入端；而第一基本可逆D觸發器的第一輸出端經由非門連接第二基本可逆D觸發器的第一輸入端，第一基本可逆D觸發器的第二輸出端直接連接第二基本可逆D觸發器的第二輸入端， 第一基本可逆D觸發器的第三輸出端向第二基本可逆D觸發器的第三輸入端輸入低電平信號；第二基本可逆D觸發器的第一輸出端懸空，第二輸出端作為圖4b中的正向輸出端，而第二輸出端作為圖4b中的反向輸出端。該電路結構的工作原理為當第一基本可逆D觸發器的輸入信號CLK = 1時，由于其中Fredkin門的控制交換作用，其第二輸出端輸出D信號，此時，由于CLK信號經過非門作為第二基本可逆D觸發器的第一輸入端輸入信號，導致第二基本可逆D觸發器被鎖，此時它的第二輸出端輸出信號為前一時刻的第二輸入端輸入信號，即保持原狀態不變；當CLK =0時，第一基本可逆D觸發器被鎖，第二基本可逆D觸發器的第二輸出端輸出第一基本可逆D觸發器的第二輸入端輸入信號，即輸出D信號，即在CLK的下降沿，輸出信號Q發生反轉。由于此電路除了觸發器的輸入、輸出端以外，只有用于re門復制信號的常量輸入 0，因而狀態表中只需列出八個觸發器的各種現態取值組合及相應的次態，見表1 (設各觸發器的初始狀態 Q7Q6Q5Q4Q3Q2Q1Qtl = 00000000)。本發明所述基于可逆主從D觸發器的八位二進制加法計數器的工作原理為假設第1個可逆主從D觸發器的正向輸出端輸出信號Qtl為0，則。。為1，在CLK的下降沿時，第1 個可逆主從D觸發器的輸出信號Qtl發生反轉，。0也發生反轉。在下一個CLK的下降沿時，第 1個觸發器的Q。再次發生反轉，。0也發生反轉，從而第1個可逆主從D觸發器的輸出信號。。 作為第2個可逆主從D觸發器的時鐘輸入信號；同理第2個可逆主從D觸發器的輸出這作為第三個可逆主從D觸發器的時鐘輸入信號。以此類推，直到第8個可逆主從D觸發器。CLK每個下降沿時，第1個可逆主從D觸發器輸出改變一次。第1個可逆主從D觸發器輸出。。，。。信號每個下降沿時，第2個可逆主從D觸發器輸出改變一次。第2個可逆主從D觸發器輸出這，這信號每個下降沿時，第3個可逆主從D觸發器輸出改變一次。以此類推。整個八位二進制加法計數器按照此方式進行二進制加法計數。表1八位二進制加法計數器狀態表
權利要求
1.一種基于可逆主從D觸發器的八位二進制加法計數器，其特征在于包括8個可逆主從D觸發器和7個用于復制信號的FG門，其中，7個TO門的B輸入端均接低電平；第1個可逆主從D觸發器的反向輸出端經第一 re門復制后，分別連接該第1個可逆主從D觸發器的D輸入端和第2個可逆主從D觸發器的CLK輸入端；而第2個可逆主從D觸發器的反向輸出端經第二 TO門復制后，分別連接該第2個可逆主從D觸發器的D輸入端和第3個可逆主從D觸發器的CLK輸入端；第3個可逆主從D觸發器的反向輸出端經第三TO門復制后， 分別連接該第3個可逆主從D觸發器的D輸入端和第4個可逆主從D觸發器的CLK輸入端； 第4個可逆主從D觸發器的反向輸出端經第四TO門復制后，分別連接該第4個可逆主從D 觸發器的D輸入端和第5個可逆主從D觸發器的CLK輸入端；第5個可逆主從D觸發器的反向輸出端經第五陽門復制后，分別連接該第5個可逆主從D觸發器的D輸入端和第6個可逆主從D觸發器的CLK輸入端；第6個可逆主從D觸發器的反向輸出端經第六TO門復制后，分別連接該第6個可逆主從D觸發器的D輸入端和第7個可逆主從D觸發器的CLK輸入端；第7個可逆主從D觸發器的反向輸出端經第七re門復制后，分別連接該第7個可逆主從D觸發器的D輸入端和第8個可逆主從D觸發器的CLK輸入端；而第8個可逆主從D 觸發器的反向輸出端直接連接該第8個可逆主從D觸發器的D輸入端；并以第1個可逆主從D觸發器的CLK輸入端作為時鐘信號輸入端，第1至8可逆主從D觸發器的正向輸出端分別作為八位二進制加法計數器的第0位到第7位輸出。
2.如權利要求1所述的基于可逆主從D觸發器的八位二進制加法計數器，其特征在于 所述可逆主從D觸發器由兩個基本可逆D觸發器和一個非門級聯構成，其中，第一基本可逆 D觸發器的第一輸入端作為可逆主從D觸發器的CLK輸入端，第二輸入端作為可逆主從D觸發器的D輸入端，而第三輸入端接低電平信號，其第一輸出端經由非門連接第二基本可逆D 觸發器的第一輸入端，第一基本可逆D觸發器的第二輸出端直接連接第二基本可逆D觸發器的第二輸入端，第一基本可逆D觸發器的第三輸出端向第二基本可逆D觸發器的第三輸入端輸入低電平信號；第二基本可逆D觸發器的第一輸出端懸空，第二輸出端作為可逆主從D觸發器的正向輸出端，而第二輸出端作為可逆主從D觸發器的反向輸出端。
3.如權利要求2所述的基于可逆主從D觸發器的八位二進制加法計數器，其特征在于 所述基本可逆D觸發器由一個Fredkin門和兩個TO門級聯構成，其中，Fredkin門的第一輸入端作為基本可逆D觸發器的第一輸入端，Fredkin門的第二輸入端作為基本可逆D觸發器的第二輸入端，Fredkin門的第一輸出端作為基本可逆D觸發器的第一輸出端，第二輸出端懸空，而第三輸出端連接第一 re門的第一輸入端；第一 re門的第二輸入端接低電平， 第一 re門的第一輸出端連接第二 re門的第一輸入端，而第二輸出端連接Fredkin門的第三輸入端；第二 re門的第二輸入端接高電平，第一輸出端作為基本可逆D觸發器輸出正向信號的第二輸出端，而第二 re門的第二輸出端作為基本可逆D觸發器輸出反向信號的第三輸出端。
全文摘要
本發明公開一種基于可逆主從D觸發器的八位二進制加法計數器，包括8個可逆主從D觸發器和7個用于復制信號的FG門。此結構可解決不可逆電路運算中因信息位的丟失而帶來的能量損耗問題，大大降低了電路的功耗。
文檔編號H03K23/50GK102427362SQ201110389499
公開日2012年4月25日 申請日期2011年11月30日 優先權日2011年11月30日
發明者周影輝, 張培喜, 張砦, 王友仁 申請人:南京航空航天大學