專利名稱：一種提高共源極運算放大器頻率特性的方法
技術領域：
本申請涉及半導體器件制作，更確切的說，本發明涉及一種半導體器件側墻 (Spacer)刻蝕方法及使用該方法制作的半導體器件。
背景技術：
互補金屬氧化物半導體(CM0Q運算放大器是各種電路的基礎單元之一。隨著信息技術的發展，對于信息數據的處理速度要求越來越高，對其中采用的CMOS運算放大器的頻率響應特性要求也越來越高。然而，CMOS器件的寄生電容隨著工作頻率的升高會產生越來越大的負面作用，因此，如何減小寄生電容對CMOS運算放大器的影響，已經成為提高CMOS運算放大器頻率響應特性的關鍵。具體地，在電子技術中，通常用密勒電容來描述跨接在運算放大器的輸出端與輸入端之間的反饋電容C。對運算放大器頻率特性的影響，這種影響也常被稱為密勒效應。圖IA示例性示出了一個運算放大器應用電路的示意圖，其中，一個戴維南電源 (即不考慮電路的內部細節的等效電路，只考慮其輸出電壓，如同一個電源)vA通過一個戴維南電阻(即電阻) 連接到一個運算放大器1的正相輸入端，并以輸入電壓Vin驅動該運算放大器1。該運算放大器1的輸出端將輸出電壓v。ut輸出給一個作為負載電路。 假設放大器的電壓增益為Av，則V。ut = Av*Vin。另外，該運算放大器1的正相輸入端和輸出端通過一個反饋電容Cc相連。“▽”表示接地。圖IB示例性示出了圖IA的等效電路的示意圖，其中，密勒效應是通過放大輸入電容(這里反饋電容Cc即為等效輸入電容)來起作用的，即，密勒電容Cm是一個等效電容， 且密勒電容Cm為器件或者電路的等效輸入電容(即反饋電容Cc)的(1+AV)倍(即Cm = Cc*(l+Av))。這樣，對于輸入信號Vin來講，運算放大器1的正相輸入端看上去就相當于并聯了一個很大的密勒電容CM，因此會造成信號Vin高頻部分的衰減。盡管在實際應用電路中往往并不需要在運算放大器1的正相輸入端和輸出端之間連接反饋電容，然而，由于運算放大器1的正相輸入端和輸出端之間固有地存在寄生電容形式的反饋電容C。，因此很小的反饋電容C。即可造成器件或者電路的頻率特性大大降低。圖2示例性示出了共源極運算放大器的基本電路的示意圖，其通常由一個NMOS器件2和一個輸出電阻R。ut組成，該共源極運算放大器的輸出端為該NMOS器件2的漏極端， 該共源極運算放大器的輸入端為該NMOS器件2的柵極端。在該共源極運算放大器的輸出端和輸入端之間，即該NMOS器件2的柵極端與漏極端之間存在寄生交疊電容Cgd，其形成一個反饋電容，因此，由于密勒效應，該寄生交疊電容Cgd會嚴重降低該共源極運算放大器的頻率響應特性。因此，如何在確保器件其它性能不下降的前提下減小漏極端寄生交疊電容 Cgd以便提高共源極運算放大器頻率響應特性是本領域亟待解決的技術問題。
發明內容
為了解決上述技術問題，本申請提供了一種半導體器件側墻刻蝕方法，所述方法包括第一刻蝕，對用于形成源極端的第一 LDD結構上方的側墻薄膜和柵極上方靠近所述第一 LDD結構的所述側墻薄膜進行高橫向刻蝕低縱向刻蝕；第二刻蝕，對對應于所述源極端上方、對應于漏極端上方以及所述柵極上方的所述側墻薄膜同時進行低橫向刻蝕高縱向刻蝕，使得對應于所述漏極端上方的柵極側墻的厚度增大，而對應于所述源極端上方的柵極側墻的厚度減小；以及對所述第一 LDD結構和用于形成所述漏極端的第二 LDD結構的暴露部分分別進行重摻雜和退火工藝，從而分別形成與所述漏極端和所述源極端相對應的重摻雜離子區。優選地，所述第一刻蝕為在用于形成所述漏極端的第二 LDD結構上方的所述側墻薄膜上方和所述柵極上方靠近所述第二 LDD結構的所述側墻薄膜上方用光刻膠進行覆蓋， 而暴露用于形成所述源極端的所述第一 LDD結構上方的所述側墻薄膜和所述柵極上方靠近所述第一 LDD結構的側墻薄膜，然后對用于形成所述源極端的第一 LDD結構上方的所述側墻薄膜和所述柵極上方靠近所述第一 LDD結構的側墻薄膜進行高橫向刻蝕低縱向刻蝕。優選地，所述第二刻蝕為去除所述光刻膠，對對應于所述源極端上方、對應于所述漏極端上方以及所述柵極上方的所述側墻薄膜同時進行低橫向刻蝕高縱向刻蝕，使得對應于所述漏極端上方的柵極側墻的厚度增大，而對應于所述源極端上方的柵極側墻的厚度減小。優選地，所述第一刻蝕和所述第二刻蝕的刻蝕程度通過調節刻蝕時間來控制。優選地，通過調節所述第一刻蝕和所述第二刻蝕的刻蝕時間，使得對應于所述漏極端上方的柵極側墻增大的厚度等于對應于所述源極端上方的柵極側墻減小的厚度。優選地，所述漏極端和所述源極端所對應的兩個重摻雜離子區之間的距離保持不變。本申請還提供了一種半導體器件，所述器件包括襯底，具有一個上表面；柵極； 位于所述襯底的所述上表面的上方；源極端，位于所述柵極的一側，并位于所述襯底的所述上表面的下方；漏極端，位于所述柵極的與所述源極端相對的另一側，并位于所述襯底的所述上表面的下方；第一柵極側墻，附著于所述柵極，并位于所述源極端的靠近所述柵極部分的上方，用于在形成所述源極端時阻止所述第一柵極側墻下方的重摻雜；以及第二柵極側墻，附著于所述柵極，并位于所述漏極端的靠近所述柵極部分的上方，用于在形成所述漏極端時阻止所述第二柵極側墻下方的重摻雜，其中所述第二柵極側墻的厚度大于所述第一柵極側墻的厚度。本發明通過改進側墻薄膜的刻蝕方法，在共源極運算放大器NMOS器件的源極端和漏極端形成不同厚度的側墻，使得刻蝕后漏極端的側墻厚度增大，而源極端的側墻厚度減小，在接下來的源極端和漏極端重摻雜注入和退火工藝后，漏極端的重摻雜離子區與器件溝道距離被拉遠，源極端的重摻雜離子區與器件溝道的距離被拉近，這樣，在保持器件性能不變的情況下減小了漏極端的寄生交疊電容，從而提高了共源極運算放大器的頻率響應特性。
下面將參照所附附圖來描述本申請的實施例，其中圖IA示例性示出了一個運算放大器應用電路的示意圖；圖IB示例性示出了圖IA的等效電路的示意圖；圖2示例性示出了共源極運算放大器的基本電路的示意圖；圖3A示例性示出了現有技術中側墻沉積后的NMOS器件的截面圖；圖;3B示例性示出了現有技術中側墻刻蝕后的NMOS器件的截面圖；圖3C示例性示出了現有技術中源極端和漏極端形成后的NMOS器件的截面圖；圖4A示例性示出了根據本發明的對對應于源極端上方側墻薄膜用高橫向刻蝕低縱向刻蝕后的NMOS器件的截面圖；圖4B示例性示出了根據本發明的對對應于源極端上方、對應于漏極端上方以及柵極上方側墻薄膜用低橫向刻蝕高縱向刻蝕后的NMOS器件的截面圖；以及圖4C示例性示出了根據本發明的源極端和漏極端形成后的NMOS器件的截面圖。
具體實施例方式下面將結合圖3A-圖4C詳細描述本發明的上述精神和實質。圖3A-3C示例性示出了現有技術中制作共源極運算放大器中的NMOS器件的工藝的三個步驟。圖3A示例性示出了現有技術中側墻沉積后的NMOS器件的截面圖。如圖3A中所示，在現有技術的NMOS器件制作工藝中，第一步，首先在襯底10的上表面下形成LDD (輕摻雜漏)結構11和12、STI (淺溝道隔離)結構13和14，并在襯底10的上表面的上方形成柵極15。LDD結構11和12分別位于柵極15下方兩側，用于形成源極端和漏極端并將與柵極15—起形成一個NMOS器件。STI結構13和14分別位于LDD結構11和12的外側，用于將它們之間形成的NMOS器件進行隔離。應當理解，柵極15與襯底10的上表面之間必然存在絕緣層，為不使描述變得混亂，這里沒有示出本領域技術人員所熟知的各種其它結構。在上述結構形成之后，在柵極15、LDD結構11和12、STI結構13和14之上沉積側墻薄膜16，以覆蓋柵極15、LDD結構11和12、STI結構13和14。接下來，圖:3B示例性示出了現有技術中側墻刻蝕后的NMOS器件的截面圖。如圖 3B所示，第二步，通過如垂直箭頭所示的來自上方的各向異性刻蝕，STI結構13和14上全部的以及LDD結構11和12上部分的側墻薄膜16因刻蝕而被去除，只留下了附著于柵極兩側的分別位于部分LDD結構11和12上的柵極側墻17和18，并且柵極側墻17和18具有相同的厚度。也就是說，刻蝕后柵極側墻在即將形成源極端和漏極端的LDD結構11和12上呈對稱結構。接下來，圖3C示例性示出了現有技術中源極端和漏極端形成后的NMOS器件的截面圖。如圖3C所示，第三步，對LDD結構11和12的暴露部分分別進行重摻雜以及退火工藝，從而分別形成與漏極端19和源極端20相對應的重摻雜離子區，以及位于柵極正下方的溝道21。通過如附圖3A-3C所示的上述工藝，就形成了一個完整的NMOS器件。本申請發明人對現有技術的共源極運算放大器器件形成工藝進行了深入分析。注意到，漏極端19和源極端20形成的重摻雜離子分布如圖3C所示，重摻雜離子區(即漏極端19和源極端20所在的區域)距離器件溝道21的距離由附著于柵極上的柵極側墻的厚度b所決定，重摻雜離子區與器件溝道21之間的距離決定了漏極端寄生交疊電容Cgd的大小。漏極端重摻雜離子區與器件溝道21之間的距離越近，漏極端寄生交疊電容Cgd越大，反之，漏極端重摻雜離子區與器件溝道21之間的距離越遠，漏極端寄生交疊電容Cgd就越小。為了在確保器件其它性能不下降的前提下減小漏極端寄生交疊電容Cgd以便提高共源極運算放大器頻率響應特性，本發明提出了改進的側墻刻蝕工藝。圖4A-4C示例性示出了根據本發明的制作共源極運算放大器中的NMOS器件的不對稱側墻刻蝕工藝。本發明的第1步驟是對對應于源極端上方的側墻薄膜用高橫向刻蝕低縱向刻蝕進行刻蝕。圖4A示例性示出了根據本發明的對對應于源極端上方側墻薄膜用高橫向刻蝕低縱向刻蝕后的NMOS器件的截面圖。如圖4A所示，在圖3A所示的在柵極15、LDD結構11 和12、STI結構13和14之上沉積側墻薄膜16以覆蓋柵極15、LDD結構11和12、STI結構 13和14之后，在用于形成漏極端的LDD結構11上方的側墻薄膜16上方和柵極15上方靠近LDD結構11的側墻薄膜16上方用光刻膠22進行覆蓋，而暴露用于形成源極端的LDD結構12上方的側墻薄膜16和柵極15上方靠近LDD結構12的側墻薄膜16。然后采用高橫向刻蝕低縱向刻蝕，對用于形成源極端的LDD結構12上方的側墻薄膜16和柵極15上方靠近 LDD結構12的側墻薄膜16進行第一次刻蝕。刻蝕深度由刻蝕時間控制。刻蝕后CMOS器件(如共源極運算放大器中的NMOS器件，并且不限于CMOS器件)截面如圖4A所示，此時對應于源極端的柵極側墻23的厚度已經比對應于漏極端的柵極側墻厚度窄很多。接下來，本發明的第2步驟是對對應于源極端上方、對應于漏極端上方以及柵極上方殘留的側墻薄膜16用低橫向刻蝕高縱向刻蝕進行刻蝕。圖4B示例性示出了根據本發明的對對應于源極端上方、對應于漏極端上方以及柵極上方側墻薄膜用低橫向刻蝕高縱向刻蝕后的NMOS器件的截面圖。如圖4B中所示，先去除光刻膠22，然后對殘留的側墻薄膜 16進行第二次刻蝕。這次采用低橫向刻蝕高縱向刻蝕，對對應于源極端上方、對應于漏極端上方以及柵極上方的側墻薄膜16同時進行刻蝕。刻蝕后的CMOS器件的截面如圖4B所示。 最終對應于漏極端上方的柵極側墻25的厚度增大，而對應于源極端上方的柵極側墻M的厚度減小。第一次刻蝕和第二次刻蝕的刻蝕程度可以通過調節刻蝕時間來控制。優選地，可以適當調節上述的兩次刻蝕的時間，使得能夠實現對應于漏極端上方的柵極側墻增大的厚度等于對應于源極端上方的柵極側墻減小的厚度，而對應于漏極端和對應于源極端上方的柵極側墻的厚度之和仍然保持不變。接下來，本發明的第3步驟與圖3C所示的第三步相同，都是對LDD結構11和12 的暴露部分分別進行重摻雜以及退火工藝，從而分別形成與漏極端19和源極端20相對應的重摻雜離子區，以及位于柵極正下方的溝道21。圖4C示例性示出了根據本發明的源極端和漏極端形成后的NMOS器件的截面圖。 如圖4C中所示，通過對LDD結構11和12的暴露部分分別進行重摻雜以及退火工藝，從而分別形成與漏極端19和源極端20相對應的重摻雜離子區，以及柵極正下方的溝道21。由于重摻雜離子區(即漏極端19和源極端20所在的區域)與器件溝道21的距離由柵極側墻M或25的厚度所決定，因此重摻雜后，漏極端的重摻雜離子區與器件溝道21的距離被拉遠，而源極端的重摻雜離子區與器件溝道21的距離被拉近，如水平黑箭頭所示。
由于第一次刻蝕和第二次刻蝕的刻蝕程度可以通過調節刻蝕時間來控制，適當調節上述的兩次刻蝕的時間，使得能夠實現對應于漏極端上方的柵極側墻增大的厚度等于對應于源極端上方的柵極側墻減小的厚度，而對應于漏極端和對應于源極端上方的柵極側墻的厚度之和仍然保持不變，所以使得漏極端和源極端所對應的兩個重摻雜離子區之間的距離保持不變。通過上面的第1-第3步驟就形成的本發明的一個半導體器件(NM0S器件)，包括 襯底10，具有一個上表面；柵極15 ；位于襯底10的上表面的上方；源極端20，位于柵極15 的一側，并位于襯底10的上表面的下方；漏極端19，位于柵極15的與源極端20相對的另一側，并位于襯底10的上表面的下方；柵極側墻24，附著于柵極15，并位于源極端20的靠近柵極15部分的上方，用于在形成源極端20時阻止柵極側墻24下方的重摻雜；以及柵極側墻25，附著于柵極15，并位于漏極端19的靠近柵極15部分的上方，用于在形成漏極端19 時阻止柵極側墻25下方的重摻雜，其中柵極側墻25的厚度大于柵極側墻M的厚度。根據本發明，在漏極端，由于重摻雜離子區與溝道間的距離被拉遠，使得漏極端重摻雜區域與柵極端之間的交疊區域面積減小，從而減小了 CMOS器件(如共源極運算放大器中的NMOS器件，并且不限于CMOS器件)漏極端與柵極端之間的寄生交疊電容Cgd，從而減小了共源極放大器的密勒電容CM，提高了共源極放大器的頻率響應特性。此外，由于在漏極端的重摻雜離子區與溝道的距離被拉遠的同時，源極端的重摻雜離子區與溝道的距離被拉近，總的漏極端和源極端重摻雜離子區之間的距離能夠保持不變，因此器件的有效溝道長度(Effective ChannelLength)能夠基本保持不變，也即器件的其他性能得以保持。例如，在130nm CMOS器件工藝中，在側墻刻蝕工藝中，可采用本發明中提出的改進的側墻刻蝕工藝，適當增加漏極端柵極側墻厚度，減小源極端柵極側墻厚度，以提高共源極運算放大器的頻率特性。雖然已參照典型實施例描述了本申請，但應當理解，所用的術語是說明和示例性、 而非限制性的術語。由于本申請能夠以多種形式具體實施而不脫離發明的精神或實質，所以應當理解，上述實施例不限于任何前述的細節，而應在隨附權利要求所限定的精神和范圍內廣泛地解釋，因此落入權利要求或其等效范圍內的全部變化和改型都應為隨附權利要求所涵蓋。
權利要求
1.一種半導體器件側墻刻蝕方法，所述方法包括第一刻蝕，對用于形成源極端的第一 LDD結構上方的側墻薄膜和柵極上方靠近所述第一 LDD結構的所述側墻薄膜進行高橫向刻蝕低縱向刻蝕；第二刻蝕，對對應于所述源極端上方、對應于漏極端上方以及所述柵極上方的所述側墻薄膜同時進行低橫向刻蝕高縱向刻蝕，使得對應于所述漏極端上方的柵極側墻的厚度增大，而對應于所述源極端上方的柵極側墻的厚度減小；以及對所述第一 LDD結構和用于形成所述漏極端的第二 LDD結構的暴露部分分別進行重摻雜和退火工藝，從而分別形成與所述漏極端和所述源極端相對應的重摻雜離子區。
2.根據權利要求1所述的方法，其中，所述第一刻蝕為在用于形成所述漏極端的第二 LDD結構上方的所述側墻薄膜上方和所述柵極上方靠近所述第二 LDD結構的所述側墻薄膜上方用光刻膠進行覆蓋，而暴露用于形成所述源極端的所述第一 LDD結構上方的所述側墻薄膜和所述柵極上方靠近所述第一 LDD結構的側墻薄膜，然后對用于形成所述源極端的第一 LDD結構上方的所述側墻薄膜和所述柵極上方靠近所述第一 LDD結構的側墻薄膜進行高橫向刻蝕低縱向刻蝕。
3.根據權利要求2所述的方法，其中，所述第二刻蝕為去除所述光刻膠，對對應于所述源極端上方、對應于所述漏極端上方以及所述柵極上方的所述側墻薄膜同時進行低橫向刻蝕高縱向刻蝕，使得對應于所述漏極端上方的柵極側墻的厚度增大，而對應于所述源極端上方的柵極側墻的厚度減小。
4.根據權利要求1所述的方法，其中，所述第一刻蝕和所述第二刻蝕的刻蝕程度通過調節刻蝕時間來控制。
5.根據權利要求4所述的方法，其中，通過調節所述第一刻蝕和所述第二刻蝕的刻蝕時間，使得對應于所述漏極端上方的柵極側墻增大的厚度等于對應于所述源極端上方的柵極側墻減小的厚度。
6.根據權利要求1-5任一項所述的方法，其中，所述漏極端和所述源極端所對應的兩個重摻雜離子區之間的距離保持不變。
7.一種半導體器件，所述器件包括襯底，具有一個上表面；柵極；位于所述襯底的所述上表面的上方；源極端，位于所述柵極的一側，并位于所述襯底的所述上表面的下方；漏極端，位于所述柵極的與所述源極端相對的另一側，并位于所述襯底的所述上表面的下方；第一柵極側墻，附著于所述柵極，并位于所述源極端的靠近所述柵極部分的上方，用于在形成所述源極端時阻止所述第一柵極側墻下方的重摻雜；以及第二柵極側墻，附著于所述柵極，并位于所述漏極端的靠近所述柵極部分的上方，用于在形成所述漏極端時阻止所述第二柵極側墻下方的重摻雜，其中所述第二柵極側墻的厚度大于所述第一柵極側墻的厚度。
全文摘要
本申請提供了一種提高共源極運算放大器頻率特性的方法，該方法包括第一刻蝕，對用于形成源極端的第一LDD結構上方的側墻薄膜和柵極上方靠近所述第一LDD結構的所述側墻薄膜進行高橫向刻蝕低縱向刻蝕；第二刻蝕，對對應于所述源極端上方、對應于漏極端上方以及所述柵極上方的所述側墻薄膜同時進行低橫向刻蝕高縱向刻蝕，使得對應于所述漏極端上方的柵極側墻的厚度增大，而對應于所述源極端上方的柵極側墻的厚度減小；以及對所述第一LDD結構和用于形成所述漏極端的第二LDD結構的暴露部分分別進行重摻雜和退火工藝，從而分別形成與所述漏極端和所述源極端相對應的重摻雜離子區。還提供了一種用上述方法制作的半導體器件，提高了頻率響應特性。
文檔編號H03F3/45GK102420574SQ20111037497
公開日2012年4月18日 申請日期2011年11月22日 優先權日2011年11月22日
發明者俞柳江 申請人:上海華力微電子有限公司