專利名稱：一種開關負載諧波抑制混頻器的制作方法
技術領域：
本發明涉及一種混頻器，尤其涉及一種基于矢量乘法實現諧波抑制混頻的時域函數的開關負載諧波抑制混頻器。
背景技術：
基于線性時變系統原理的吉爾伯特混頻器作為目前主流的混頻器結構，在射頻接收系統中得到了極為廣泛的應用。其原理是將輸入信號與一個幅度對稱的周期性方波相乘。由于該周期性方波函數的傅里葉展開式含有本振頻率的三次、五次等奇次諧波分量，所以此種基于吉爾伯特單元的混頻器除了將輸入信號進行跨度為本振頻率的頻譜搬移以外， 還會將輸入信號進行三倍本振頻率和五倍本振頻率的頻譜搬移。比如輸入信號中心頻率為 200MHz，本振頻率為202MHz，下變頻后的信號頻率變為2MHz。但是，由于普通吉爾伯特混頻器的固有諧波混頻特性，位于602MHz和1002MHz處的干擾信號會分別被本振信號的三次、 五次諧波混頻至2MHz的輸出信號頻率處造成混疊。為了避免此現象，通常的做法是在輸入端級聯帶通濾波器，將信道以外的頻率信號濾除。但是對于寬帶信號如數字電視(170MHz—860MHz)等，往往一個頻道的三階和五階諧波都處于接收頻段內，人們通常采用多個不同頻段射頻前端電路，配合中心頻率可調的帶通跟蹤濾波器作為解決方案，這種做法雖然可以消除諧波混頻的影響但是無疑增加了系統成本。為了達到共用接收頻帶從而降低成本的目的，需要從根本上消除混頻器的諧波混頻特性。基于三組混頻器的三相諧波抑制混頻器便是一種成功的嘗試。該混頻器采用如下的思路采用三組混頻核心電路，由三組不同相位相同頻率的本振信號驅動。相位分別為-45度、0度、45度，通過調節三組混頻核心電路的跨導，使得三組混頻電路的增益分別為 1暴1。從
圖1、圖2中可以看出，對于本振信號頻率，三組混頻輸出信號疊加的結果與只有一組0度相位的本振信號驅動情況相似，而且增益增加一倍。對于本振的三倍和五倍頻率，其疊加效果正好相互抵消，數學推導如下式所示。
權利要求
1. 一種開關負載諧波抑制混頻器，其特征在于該混頻器包括兩個由跨導管與雙平衡混頻開關構成的諧波抑制混頻器主體電路、和一個時變負載控制時鐘產生電路，所述諧波抑制混頻器主體電路包括混頻核心電路、開關負載級、輸出緩沖級三部分所述混頻核心電路包括第一 NMOS管(Ml)、第二 NMOS管(IC)、第三NMOS管(M!3)、第四 NMOS管(M4)、第五NMOS管(M5)和第六NMOS管(M6)；所述開關負載級包括第一電阻(Rl)、 第二電阻(R2)、第三電阻(R3)、第四電阻(R4)和相對應的負載切換開關第七PMOS管(M7)； 其中，第一電阻(Rl)和第二電阻(R2)的阻值相等，第三電阻(R3)和第四電阻(R4)的阻值相等，且第一電阻(Rl)的阻值是第三電阻(R3)的阻值的力倍；所述輸出緩沖級包括第八 NMOS 管(M8)、第九 NMOS 管(M9)、第十 NMOS 管(MlO)，第^^一 NMOS 管(Mil)和電容(CO)； 第一 NMOS管(Ml)的柵極接射頻輸入信號的正極(RF+)，源極接地(GND)，漏極接第三 NMOS管(M3)和第四NMOS管(M4)的源極；第二 NMOS管(M2)的柵極接射頻輸入信號的負級 (RF-)，源極接地(GND)，漏極接第五NMOS管(M5)和第六NMOS管(M6)的源極；第一負載電阻(Rl) —端接電源(VDD)，另一端接第三電阻(R3)的一端和第七PMOS管(M7)的源極，第三電阻(R3)的另一端接第三NMOS管(M3)的漏極；第二負載電阻(R2) —端接電源(VDD)， 另一端接第四電阻(R4)的一端和第七PMOS管(M7)的漏極，第四電阻(R4)的另一端接第六NMOS管(M6)的漏極；第八NMOS管(M8)的漏極接電源(VDD)，柵極接第四NMOS管(M4) 的漏極，源極接第十NMOS管(MlO)的漏極；第九NMOS管(M9)的漏極接電源(VDD)，柵極接第五NMOS管(IK)的漏極，源極接第十一 NMOS管(Mil)的漏極；第十NMOS管(MlO)的柵極接偏置電壓，源極接地(GND)；第十一NMOS管(Mil)的柵極接偏置電壓，源極接地(GND)；電容(CO)的兩端分別連接第十匪OS管(MlO)的漏極和第十一 NMOS管(Mil)的漏極；所述兩個諧波抑制混頻器主體電路分別記為I路諧波抑制混頻器主體電路和Q路諧波抑制混頻器主體電路；所述時變負載控制時鐘產生電路包括兩個D觸發器級聯，其中一個D觸發器級聯包括第一 D觸發器(II)、第二 D觸發器(12)和第一緩沖器(Buffl)，構成產生開關負載控制信號的第一二分頻電路，另一個D觸發器級聯包括第三D觸發器(13)、第四D觸發器(14)和第二緩沖器(Buff2)、第三緩沖器(Buff3)，構成產生本振信號的第二二分頻電路；第一 D觸發器(Il)的時鐘信號端CLK接頻率綜合器輸出信號正極(VC0+)，第二 D觸發器(12)的時鐘信號端CLK接頻率綜合器輸出信號負極(VC0-)；第一 D觸發器(Il)的輸出端Q接第二 D觸發器(1 的輸入端D，第一 D觸發器(Il)的輸出端。接第二 D觸發器(12) 的輸入端萬；第二 D觸發器(1 的輸出端Q接第一 D觸發器(Il)的輸入端萬，第二 D觸發器(1 的輸出端。接第一 D觸發器(Il)的輸入端D ；第二 D觸發器(1 的差分輸出端接第一緩沖器(Buffl)的輸入端，第一緩沖器(Buffl)的輸出端為兩路開關負載控制信號，分別記為對應I路諧波抑制混頻器主體電路的時變負載控制信號T1I、和對應Q路諧波抑制混頻器主體電路的時變負載控制信號TlQ ；第三D觸發器(13)的時鐘信號端CLK接第一 D觸發器(Il)的輸出端。，第四D觸發器(14)的時鐘信號端CLK接第一 D觸發器(Il)的輸出端Q;第三D觸發器(13)的輸出端Q接第四D觸發器(14)的輸入端D，第三D觸發器(13) 的輸出端。接第四D觸發器(14)的輸入端萬;第四D觸發器(14)的輸出端Q接第三D觸發器(13)的輸入端萬，第四D觸發器(14)的輸出端。接第三D觸發器(13)的輸入端D ；第三D觸發器(1 的差分輸出端接第二緩沖器(Buff2)的輸入端，第二緩沖器(Buff2)的輸出端為對應Q路諧波抑制混頻器主體電路的本振信號正極L0Q+、和本振信號負極LOQ-；第四 D觸發器(14)的差分輸出端接第三緩沖器(Buff3)的輸入端，第三緩沖器(Buff3)的輸出端為對應I路諧波抑制混頻器主體電路的本振信號正極L0I+、和本振信號負極LOI-；在I路諧波抑制混頻器主體電路中，第七PMOS管(M7)的柵極接開關負載控制信號 TlI，第三NMOS管(M3)和第六NMOS管(M6)的柵極接本振信號正極L0I+，第四NMOS管(M4) 和第五NMOS管(IK)的柵極接本振信號負極L0I-;在Q路諧波抑制混頻器主體電路中，第七PMOS管(M7)的柵極接開關負載控制信號T1Q，第三NMOS管(M3)和第六NMOS管(M6)的柵極接本振信號正極L0Q+，第四NMOS管(M4)和第五NMOS管(IK)的柵極接本振信號負極 LOQ-。
全文摘要
本發明公開了一種開關負載諧波抑制混頻器，包括兩個由跨導管與雙平衡混頻開關構成的諧波抑制混頻器主體電路構成IQ路混頻器、和一個用以產生開關負載控制信號和本振信號的時鐘產生電路，所述諧波抑制混頻器主體電路包括混頻核心電路、開關負載級、輸出緩沖級三部分。本發明提供的開關負載諧波抑制混頻器，通過矢量相乘法而不是傳統三相諧波抑制混頻器的矢量相加法來實現諧波抑制混頻功能，整個電路中只有一組混頻核心電路，相對于傳統的三相諧波抑制混頻器的三組混頻核心電路結構，具有功耗低、思路新穎、電路結構簡單等特點。
文檔編號H03D7/12GK102394567SQ20111030724
公開日2012年3月28日 申請日期2011年10月11日 優先權日2011年10月11日
發明者吳建輝, 張理振, 溫俊峰, 王旭東, 白春風, 趙強, 陳超, 黃成 申請人:東南大學