專利名稱：一種多輸入-多時鐘維持阻塞型d觸發器的制作方法
技術領域：
本發明屬于電子技術領域，具體涉及一種觸發器電路，特別涉及一種具有多路數據輸入端和多個時鐘觸發端的維持阻塞型D觸發器及其具有觸發優先的電路。
背景技術：
觸發器是一種具有存儲功能的器件，在數字電子技術中用于構成各種時序邏輯電路。觸發器有多種類型按觸發方式分為電平觸發、主從觸發、邊沿觸發；按邏輯功能分觸發器、D觸發器、JK觸發器、T觸發器等。觸發器的特性用觸發方式和邏輯功能進行描述，觸發方式用于決定狀態變化特點，即接收輸入信號改變狀態的方式；邏輯功能決定狀態變化的方向，即次態值。已有的觸發器都是單個數據輸入端和單個時鐘觸發端。由于已有的觸發器只有一個時鐘觸發端，因此在同步電路的設計中，所有觸發器的時鐘觸發端都連接在一起。隨著集成電路集成度的不斷提高，這種方式引起的時鐘偏移、 時鐘負載電流、功耗、電磁輻射干擾等矛盾突出，以事件為驅動的分布式系統和異步電路很好地克服了同步電路的上述缺點，但現有的觸發器不便用于以事件為驅動的分布式系統和異步電路的設計。
發明內容
本發明的目的在于提供一種具有多路數據輸入端和多個時鐘觸發端的維持阻塞型D觸發器，該D觸發器每路數據輸入端分別對應一個時鐘觸發端，每個時鐘觸發端用來接受一個外部觸發事件。本發明的技術方案是一種多輸入-多時鐘維持阻塞型D觸發器，包括一個多輸入基本鎖存器和兩個及以上輸入單元；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本鎖存器的輸入端，以組成維持阻塞型D觸發器；所述輸入單元包括數據輸入端和時鐘觸發端。進一步，所述輸入單元由兩個基本鎖存器組成。進一步，所述多輸入-多時鐘維持阻塞型D觸發器包括優先級電路，所述優先級電路輸出端接入到所述輸入單元的時鐘觸發端。進一步，所述優先級電路包括一個以上與門電路，所述與門電路的個數比所述輸入單元個數少一個；除優先級最高的所述輸入單元外，任一所述與門電路的輸入端連接所有高優先級輸入單元的時鐘信號和所連接的輸入單元的時鐘信號。進一步，所述輸入單元為3個。本發明的有益技術效果為多輸入-多時鐘維持阻塞型D觸發器的各數據輸入端都對應一個時鐘觸發端，觸發器的時鐘觸發端用來接受一個外部觸發事件。當外部事件發生時，相應的數據輸入端中的數據被鎖存。當多個事件同時到達時，為了避免引起數據沖突，采用了優先級電路，對所述的多輸入-多時鐘維持阻塞型D觸發器電路進行改進，可以讓優先級最高的時鐘觸發端觸發。本發明可作為公共存儲器，應用于時序電路的設計，特別是由事件驅動的分布式系統和異步電路的設計，與已有的觸發器相比，在多路數據輸入的情況下，直接由事件驅動，數據選擇電路簡單，存儲速度快。
圖1為3輸入-3時鐘維持阻塞型D觸發器的電路原理2為3輸入-3時鐘維持阻塞型D觸發器功能仿真圖
圖3為帶優先級的3輸入-3時鐘維持阻塞型D觸發器的電路原理4為帶優先級的3輸入-3時鐘維持阻塞型D觸發器功能仿真圖
具體實施例方式
圖1是本發明的一個實施例的電路原理圖，為3輸入-3時鐘觸發端的維持阻塞結構的 D觸發器。其中與非門120、121、122、125組成第一輸入單元，與非門117、118、119、124組成第二輸入單元，與非門114、115、116、123組成第三輸入單元，其分別包括三個數據輸入端dl、d2、d3和對應的三個時鐘觸發端cpl、cp2、cp3。I12、I13組成多輸入基本鎖存器。與非門120、121、122、125、112、113與非門電路構成第一組維持阻塞結構的D觸發器，與非門 117、118、119、124、112、113構成第二組維持阻塞結構的D觸發器，與非門114、115、116、 123、112、113構成第三組維持阻塞結構的D觸發器。實施例中每一組維持阻塞結構的D觸發器由3個用與非門構成的基本鎖存器組成，如第一組維持阻塞結構的D觸發器中與非門120、121和與非門125、122構成的兩個基本鎖存器響應外部輸入數據dl和時鐘cpl，它們的輸出作為S、R信號，控制著由與非門 112、113構成的第三個基本鎖存器的狀態，即第一組維持阻塞結構的D觸發器的狀態。第二、三組維持阻塞結構的D觸發器工作原理與第一組相同。三組輸入，正常情況下只有一組有效，其它兩組都是高電平。其他多輸入-多時鐘維持阻塞型D觸發器，根據數據輸入端數的不同，可根據圖1所示電路結構擴展而得?，F以三組輸入中的第一組為例，第一組構成的一個維持阻塞結構的D觸發器。該觸發器由3個用與非門構成的基本鎖存器組成，其中與非門120、121和與非門125、122構成的兩個基本鎖存器響應外部輸入數據dl和時鐘cpl，它們的輸出作為由112、113構成的第三個基本鎖存器的直接復位(R)和直接置位信號(S)，決定觸發器的狀態。其工作原理如下
(1)當Cpl=O時，與非門121和125被封鎖，其輸出為1，使輸出鎖存器處于保持狀態， 觸發器的輸出q和nq不改變狀態，同時與非門121和125的反饋信號分別將與非門120和
122兩個門打開，使與非門122輸出為^，120輸出為dl。dl信號進入觸發器，為觸發器
狀態刷新做好準備。(2)當cpl由0變1后瞬間，與非門121和125打開，它們的輸出狀態由120和122 的輸出狀態決定，二者永遠是互補的，保證了鎖存器約束條件=0，由基本鎖存器的邏輯功能
可知，這時g =dl，觸發器按此前dl的邏輯值刷新。(3)在cpl=l期間，由與非門120、121和與非門125、122分別構成的兩個基本鎖存器可以保證與非門121、125的輸出狀態不變，使觸發器狀態不受輸入信號dl變化的影響。 在q=l時，與非門121輸出狀態為0，則將與非門120和125封鎖。與非門121至120的反饋線使與非門120輸出為1，起維持與非門121輸出為0的作用，從而維持了觸發器的1狀態，稱為置1維持線；與非門121的輸出至與非門125的反饋線使與非門125輸出為1，雖然 dl信號在此期間的變化可能使122輸出相應改變，但不會改變與非門125的輸出狀態，從而阻塞了 dl端輸入的置0信號，稱為置0阻塞線。在q=0時，與非門125輸出為0，則將與非門122封鎖，使與非門122輸出為1，即阻塞了 dl=l信號進入觸發器的途徑，與非門122的輸出又與cpl=l，與非門121輸出為1共同作用，將與非門125輸出維持為0，而將觸發器維持在0狀態，故將與非門125輸出至與非門122的反饋線稱為置1阻塞、置0維持線。圖2所示是3輸入-3時鐘維持阻塞型D觸發器的功能仿真(圖2中的D1，D2，D3， CPl, CP2，CP3，Q，NQ 分別對應于圖 1 中的 dl, d2，d3，cpl，cp2，cp3，q，nq)，從圖 2 中可以看出，當CPl第一個脈沖到達時，由于數據輸入端Dl的狀態為低電平(0狀態)，因而輸出端 Q為低電平；當CPl第二個脈沖到達時，由于數據輸入端Dl的狀態為高電平(1狀態)，因而輸出端Q在CPl的上升沿時刻變為高電平。同樣可以看到，當CP2脈沖的上升沿到達時，將數據D2送到輸出端Q ；當CP3脈沖的上升沿到達時，將數據D3送到輸出端Q。多輸入-多時鐘維持阻塞型D觸發器能夠實現多路數據的鎖存，由它組成的公共存儲器的特點是存儲器有多個數據輸入端，各數據通道分別對應其存儲指令，存取靈活，提高了存儲器的存儲速度，降低了電路控制的復雜性，特別適合由事件驅動的分布式系統和異步電路的設計。圖3是在圖1所示的3輸入-3時鐘維持阻塞型D觸發器的基礎上使得各個觸發時鐘信號cpl、cp2、cp3接到優先級電路的輸入，優先級電路由兩個與門電路126、127構成，優先級電路的輸出再接到多輸入-多時鐘觸發端D觸發器的各時鐘觸發端。圖中cpl 和cp2接入與門電路126，與門電路1 輸出到第二組維持阻塞結構的D觸發器的時鐘觸發端；cpl、cp2和cp3接入與門電路127，與門電路127輸出到第三組維持阻塞結構的D觸發器的時鐘觸發端。當cpl上升沿到達時，與門電路126和127被封鎖，cp2和cp3失去作用；當cpl 為低電平且cp2上升沿到達時，127被封鎖，cp3失去作用。因此，該電路的優先級順序是 cpl>cp2>cp30圖4是帶優先級的3輸入-3時鐘維持阻塞型D觸發器的功能仿真圖(圖4中的 Dl, D2, D3, CPl, CP2, CP3, Q, NQ 分別對應于圖 3 中的 dl, d2, d3, cpl, cp2, cp3, q, nq)。由圖4可知，CPl的第三個脈沖與CP2的第二脈沖同時到達時Q=D1，CP2的第三個脈沖與CP3 的第一脈沖同時到達時Q=D2，CPl的第四個脈沖與CP3的第二脈沖同時到達時Q=D1，觸發器嚴格按照預期優先級順序輸出，波形的正確輸出說明了帶優先級的多輸入-多時鐘維持阻塞型D觸發器的優先級順序的正確性。本發明可作為公共存儲器，應用于時序電路的設計，與已有的觸發器相比，在多路數據輸入的情況下，直接由事件驅動，數據選擇電路簡單，存儲速度快。本發明特別適合應用于那些以事件為驅動的分布式系統和異步電路中，以及用于握手協議、FPGA電路等。本發明并不只局限于上述具體實施方式
，本領域一般技術人員根據本發明公開的技術內容，可采用其他多種具體實施方式
實施本發明，因此，凡是采用本發明的多輸入-多時鐘、時鐘優先級電路的設計結構和思路，應用于其他結構形式、或經轉換的觸發器以及由這些觸發器組成的應用電路，都落入本發明保護的范圍。
權利要求
1.一種多輸入-多時鐘維持阻塞型D觸發器，包括一個多輸入基本鎖存器和兩個及以上輸入單元；其特征在于任一所述輸入單元的兩輸出端分別連接到所述多輸入基本鎖存器的輸入端，以組成維持阻塞型D觸發器；所述輸入單元包括數據輸入端和時鐘觸發端。
2.根據權利要求1所述的一種多輸入-多時鐘維持阻塞型D觸發器，其特征在于所述輸入單元由兩個基本鎖存器組成；所述兩基本鎖存器都有一個輸入端為所述的時鐘觸發端。
3.根據權利要求1或2所述的一種多輸入-多時鐘維持阻塞型D觸發器，其特征在于 所述多輸入-多時鐘維持阻塞型D觸發器包括優先級電路，所述優先級電路輸出端接入到所述輸入單元的時鐘觸發端。
4.根據權利要求3所述的一種多輸入-多時鐘維持阻塞型D觸發器，其特征在于所述優先級電路包括一個及以上與門電路，所述與門電路的個數比所述輸入單元個數少一個; 除優先級最高的所述輸入單元外，任一所述與門電路的輸入端連接所有高優先級輸入單元的時鐘信號和所連接的輸入單元的時鐘信號。
5.根據權利要求4所述的一種多輸入-多時鐘維持阻塞型D觸發器，其特征在于所述輸入單元為3個。
全文摘要
本發明公開一種多輸入-多時鐘維持阻塞型D觸發器，該觸發器包括一個多輸入基本RS鎖存器和兩個及以上輸入單元；任一所述輸入單元的兩輸出端分別連接到所述多輸入基本鎖存器的輸入端，以組成維持阻塞型D觸發器；所述輸入單元包括數據輸入端和時鐘觸發端。本發明可作為公共存儲器，應用于時序電路的設計，特別是由事件驅動的分布式系統和異步電路的設計，與已有的觸發器相比，在多路數據輸入的情況下，直接由事件驅動，數據選擇電路簡單，存儲速度快。
文檔編號H03K3/013GK102355235SQ20111021902
公開日2012年2月15日 申請日期2011年8月2日 優先權日2011年8月2日
發明者趙不賄 申請人:江蘇大學