專利名稱：異步信號同步器的制作方法
技術領域：
本發明涉及數字電路領域，特別是涉及一種數字電路中異步信號同步器。
背景技術：
隨著半導體和電子技術的發展，單個芯片上要完成的功能越來越多，這就使得芯片電路的設計越來越復雜，芯片上存在著多個時鐘域，跨時鐘域設計成為了一個常態，如何處理信號在不同時鐘域的同步也成為了一個關鍵問題。跨時鐘域信號同步會帶來亞穩態的問題，并導致芯片的功能出錯；對待跨時鐘域信號同步，通常的設計是使用兩級鎖存器進行同步，從而消除信號的亞穩態。但是這樣的設計還要考慮以下這些問題，一是輸入信號的有效電平需要保持多少時間，才能保證能被目的時鐘域鎖存；二是輸入信號有效電平之間的間隔要多長，才能保證每一次的信號都能被鎖存；三是如何保證同步電路能有廣泛的應用，能在任意頻率、任意相位的輸入時鐘和輸出時鐘上順利工作。
發明內容
本發明要解決的技術問題是提供一種異步信號同步器，在數字電路跨時鐘域設計中，能完成異步信號同步，消除信號的亞穩態。為解決上述技術問題，本發明的異步信號同步器包括輸入邏輯單元和輸出邏輯單元；所述輸入邏輯單元用于鎖存輸入脈沖信號、接收反饋信號并且在反饋信號的控制下清除原來鎖存的輸入脈沖信號，接收下一個輸入脈沖信號；其包括第一 D鎖存器，一個兩輸入端的第一與門，一個兩輸入端的或門，第一反相器；第一 D鎖存器的時鐘信號輸入端輸A CLKl輸入時鐘域；第一 D鎖存器的數據輸入端D與所述或門的輸出端相連接；該或門的一個輸入端輸入脈沖信號，另一個輸入端與所述第一與門的輸出端相連接；該第一與門的一個輸入端與第二 D鎖存器的輸出端Q相連接，另一個輸入端與第一反相器的輸出端相連接，該反相器的輸入端與第一 D鎖存器的輸出端Q相連接；所述輸出邏輯單元用于信號同步和產生輸出脈沖信號；包括第二 D鎖存器，其數據輸入端D與第一 D鎖存器的輸出端Q相連接，第二 D鎖存器的輸出端Q與第三D鎖存器的數據輸入端D相連接；該第三D鎖存器的輸出端Q與第四D鎖存器的數據輸入端D和一個兩輸入端的第二與門的一輸入端相連接；第四D鎖存器的輸出端Q與第二反相器的輸入端相連接，該反相器的輸出端與第二與門的另一輸入端相連接；該第二與門的輸出端輸出脈沖信號；第二 D鎖存器、第三D鎖存器和第四D鎖存器的時鐘信號輸入端輸入CLK2輸出時鐘域。采用本發明的異步信號同步器在數字電路跨時鐘域設計中，能完成異步信號同步，消除信號的亞穩態，并且支持輸入時鐘域和輸出時鐘域的任意頻率和任意相位。同時輸入脈沖信號有效電平之間的間隔可以做到最小值；且能解決輸入脈沖信號的有效電平保持時間問題。本發明能將CLKl輸入時鐘域的一個脈沖信號同步為CLK2輸出時鐘域的一個脈沖信號；支持任意頻率的CLKl輸入時鐘域的時鐘和任意頻率的CLK2輸出時鐘域的時鐘，并且對CLKl輸入時鐘域的時鐘和CLK2輸出時鐘域的時鐘的相位關系沒有任何的要求。本發明設計簡單，僅包括四個D鎖存器和少數邏輯門電路。本發明對輸入脈沖信號之間的時間間隔限制最小，在輸入脈沖信號的輸入時鐘域的時鐘頻率小于輸出脈沖信號的輸出時鐘域的時鐘頻率時，對輸入脈沖信號之間的時間間隔無限制，可支持任意時間間隔寬度的輸入脈沖信號；在輸入脈沖信號的輸入時鐘域的時鐘頻率大于等于輸出脈沖信號的輸出時鐘域的時鐘頻率時，輸入脈沖信號的時間間隔的最小值為輸出時鐘域的時鐘周期的兩倍，從而輸出的脈沖信號的時間間隔最小，即為一個輸出時鐘域的時鐘周期。
下面結合附圖與具體實施方式
對本發明作進一步詳細的說明圖I是所述異步信號同步器一實施例結構圖；圖2是圖I的異步信號同步器從高頻到低頻的仿真波形圖；圖3是圖I的異步信號同步器從低頻到高頻的仿真波形圖；圖4是圖I的異步信號同步器從低頻到高頻同步過程波形圖；圖5是圖I的異步信號同步器從高頻到低頻同步過程波形圖。
具體實施例方式參見圖1，所述異步信號同步器在一實施例中包括四個D鎖存器、兩個與門、一個或門和多個反相器。所述異步信號同步器分為兩個部分輸入邏輯單元和輸出邏輯單元。所述輸入邏輯單元主要用途是鎖存輸入信號和接收反饋信號，包括一個D鎖存器D1，一個兩輸入端的與門AND1，一個兩輸入端的或門0R1，一個反相器。D鎖存器Dl的時鐘信號輸入端輸入CLKl輸入時鐘域。D鎖存器Dl的數據輸入端D與或門ORl的輸出端相連接。或門ORl的一個輸入端輸入脈沖信號，另一個輸入端與與門ANDl的輸出端相連接。與門ANDl的一個輸入端與D鎖存器D2的輸出端Q相連接，另一個輸入端與反相器的輸出端相連接，該反相器的輸入端與D鎖存器Dl的輸出端Q相連接。所述輸出邏輯單元主要用途是信號同步和產生脈沖信號；包括D鎖存器D2，其數據輸入端D與D鎖存器Dl的輸出端Q相連接，其輸出端Q與D鎖存器D3的數據輸入端D相連接；D鎖存器D3的輸出端Q與D鎖存器D4的數據輸入端D和一個兩輸入端的與門AND2的一輸入端相連接；D鎖存器D4的輸出端Q與一反相器的輸入端相連接,該反相器的輸出端與與門AND2的另一輸入端相連接；與門AND2的輸出端輸出脈沖信號。D鎖存器D2、D3、D4的時鐘信號輸入端輸入CLK2輸出時鐘域。所述異步信號同步器的輸入脈沖信號為CLKl輸入時鐘域的一個周期的脈沖信號，當輸入脈沖信號為高時，D鎖存器Dl會將此脈沖信號鎖存，并通過D鎖存器Dl的輸出端Q及與門ANDl、或門ORl反饋至D鎖存器Dl的數據輸入端D來保持D鎖存器Dl的高電、平輸出。這樣的設計使得輸入脈沖信號通過D鎖存器Dl的鎖存能夠保持足夠長的時間，從而能被接下來的在CLK2輸出時鐘域的D鎖存器D2鎖存。所述異步信號同步器的輸入邏輯單元還有另外一個輸入來自于D鎖存器D2的輸出，當D鎖存器D2采樣了 D鎖存器Dl的輸出后，D鎖存器D2的輸出端Q端也變為高電平，此高電平反饋到D鎖存器Dl鎖存器，用于清除D鎖存器Dl所鎖存的脈沖信號。D鎖存器Dl鎖存的脈沖信號被清除后，所述異步信號同步器的輸入邏輯單元接下來就可以再次接收脈沖信號，進行下一個信號的同步。 所述異步信號同步器的輸出邏輯單元工作在CLK2輸出時鐘域，輸入信號是來自于CLKl輸入時鐘域的一個電平信號，輸出邏輯單元的前兩個鎖存器D2、D3用于這個電平信號的同步，規避亞穩態問題，這樣D鎖存器D3的輸出信號是CLK2輸出時鐘域而且是沒有亞穩態問題的信號。所述異步信號同步器輸出邏輯單元的最后部分是一個脈沖產生電路(由D鎖存器D4，與門AND2組成)，用于輸出一個高電平的脈沖信號。從所述異步信號同步器的原理上分析，該異步信號同步器可以支持任意頻率和任意相位的輸入時鐘域和輸出時鐘域，也就是說，無論CLKl和CLK2的頻率值和相位值是多少，都能實現脈沖信號在不同時鐘域的同步。圖2、3是所述異步信號同步器工作時的仿真波形。圖2是從高頻到低頻的同步仿真波形，圖3是從低頻到高頻的同步仿真波形。其中，sync_in為輸入的脈沖信號，D鎖存器Dl將輸入的脈沖信號鎖存并保持，直到在CLK2輸出時鐘域的D鎖存器D2將脈沖信號鎖存，D鎖存器Dl的值會被清零，D鎖存器D2的輸出被同步后進入脈沖產生電路，最后產生一個脈沖信號輸出(pulse_0ut)。D鎖存器Dl鎖存器保證了無論CLKl輸入時鐘域的頻率有多高，都會將脈沖信號鎖存直到D鎖存器D2將其采樣。脈沖產生電路保證了無論CLK2輸出時鐘域的頻率有多高，都只產生一個脈沖信號輸出。此外，所述異步信號同步器對輸入脈沖信號的時間間隔限制最小。D鎖存器D2在將脈沖信號鎖存的同時，將輸出信號反饋到D鎖存器Dl的數據輸入端D，將D鎖存器Dl的值清零，從而保證了 D鎖存器Dl可以在一個周期后再次接收輸入的脈沖信號。圖4是從低頻到高頻的同步的過程，sync_in脈沖信號的時間間隔已經最小，也就是一個輸入時鐘的周期。從波形可以看出，D鎖存器D2鎖存到輸入脈沖信號后反饋到D鎖存器Dl的數據輸入端D端并且在CLKl輸入時鐘域的上升沿被鎖存，D鎖存器Dl的值被清零，這樣D鎖存器Dl就可以接收輸入脈沖信號的第二個脈沖。圖5是從高頻到低頻的同步過程，這種情況下輸入脈沖信號的時間間隔的最小值為輸出脈沖信號時鐘周期的兩倍，這樣才能保證輸出的脈沖信號的時間間隔最小，即為一個輸出時鐘的周期。以上通過具體實施方式
對本發明進行了詳細的說明，但在具體實施的時候，本領域技術人員可以在本發明的原理下做適當的調整和變化，比如輸入脈沖信號的有效電平，輸出信號的有效電平等等。這些調整也應視為本發明的保護范圍。
權利要求
1.一種異步信號同步器，其特征在于，包括輸入邏輯單元和輸出邏輯單元； 所述輸入邏輯單元用于鎖存輸入脈沖信號、接收反饋信號并且在反饋信號的控制下清除原來鎖存的輸入脈沖信號，接收下一個輸入脈沖信號；其包括第一 D鎖存器，一個兩輸入端的第一與門，一個兩輸入端的或門，第一反相器；第一 D鎖存器的時鐘信號輸入端輸入CLKl輸入時鐘域；第一 D鎖存器的數據輸入端D與所述或門的輸出端相連接；該或門的一個輸入端輸入脈沖信號，另一個輸入端與所述第一與門的輸出端相連接；該第一與門的一個輸入端與第二 D鎖存器的輸出端Q相連接,另一個輸入端與第一反相器的輸出端相連接，該反相器的輸入端與第一 D鎖存器的輸出端Q相連接； 所述輸出邏輯單元用于信號同步和產生輸出脈沖信號；包括第二 D鎖存器，其數據輸入端D與第一 D鎖存器的輸出端Q相連接，第二 D鎖存器的輸出端Q與第三D鎖存器的數據輸入端D相連接；該第三D鎖存器的輸出端Q與第四D鎖存器的數據輸入端D和一個兩輸入端的第二與門的一輸入端相連接；第四D鎖存器的輸出端Q與第二反相器的輸入端相連接，該反相器的輸出端與第二與門的另一輸入端相連接；該第二與門的輸出端輸出脈沖信號；第二 D鎖存器、第三D鎖存器和第四D鎖存器的時鐘信號輸入端輸入CLK2輸出時鐘域。
2.如權利要求I所述的異步信號同步器，其特征在于將CLKl輸入時鐘域的一個脈沖信號同步為CLK2輸出時鐘域的一個脈沖信號；支持任意頻率的CLKl輸入時鐘域和任意頻率的CLK2輸出時鐘域，并且對CLKl輸入時鐘域的時鐘和CLK2輸出時鐘域的時鐘的相位關系沒有任何的要求。
3.如權利要求I或2所述的異步信號同步器，其特征在于如果CLKl輸入時鐘域的時鐘頻率小于CLK2輸出時鐘域的時鐘頻率，支持任意間隔寬度的輸入脈沖信號，如果CLKl輸入時鐘域的時鐘頻率大于等于LK2輸出時鐘域的時鐘頻率，對于間隔寬度大于等于CLK2輸出時鐘域的兩個時鐘周期寬度的輸入脈沖信號都可支持。
全文摘要
本發明公開了一種異步信號同步器，包括輸入邏輯單元和輸出邏輯單元；所述輸入邏輯單元用于鎖存輸入脈沖信號、接收反饋信號并且在反饋信號的控制下清除原來鎖存的輸入脈沖信號，接收下一個輸入脈沖信號，其包括一個D鎖存器，一個兩輸入端的第一與門，一個兩輸入端的或門，一個反相器；所述輸出邏輯單元用于信號同步和產生輸出脈沖信號，包括三個D鎖存器，一個兩輸入端的第二與門，一個反相器。本發明在數字電路跨時鐘域設計中，能完成異步信號同步，消除信號的亞穩態，并且支持輸入時鐘域和輸出時鐘域的任意頻率和任意相位。
文檔編號H03K3/038GK102790605SQ201110131348
公開日2012年11月21日 申請日期2011年5月20日 優先權日2011年5月20日
發明者葉國平 申請人:上海華虹集成電路有限責任公司