專(zhuān)利名稱(chēng)：一種具有確定輸出狀態(tài)的選擇器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，是低功耗電路的結(jié)構(gòu)設(shè)計(jì)。
背景技術(shù)：
由于ー些大規(guī)模電路中存在許多由控制電路控制的選擇器電路，在芯片初始上電時(shí)，控制電路統(tǒng)ー輸出固定為0或I的控制位，這 會(huì)導(dǎo)致選擇器任何一路都不導(dǎo)通，輸出為一浮空電平，從而導(dǎo)致后面所接的門(mén)電路的PMOS和NMOS同時(shí)導(dǎo)通，產(chǎn)生ー個(gè)靜態(tài)短路電流，這個(gè)短路電流增加了芯片的靜態(tài)功耗，直到控制電路開(kāi)始工作使得選擇器的一路被控制位選通，這個(gè)靜態(tài)短路電流才會(huì)消失。尤其對(duì)于可編程邏輯陣列中的選擇器電路，如果該選擇器沒(méi)有被用到參與相應(yīng)功能電路的實(shí)現(xiàn)，(因?yàn)榭删幊踢壿嬯嚵械馁Y源是冗余的，根據(jù)用戶(hù)所實(shí)現(xiàn)的不同的邏輯功能要用到不同的連線(xiàn)資源和邏輯資源，所以對(duì)于一次功能實(shí)現(xiàn)，并不是所有的電路都要被用到)這個(gè)靜態(tài)短路電流就會(huì)一直存在，從而使得無(wú)論是在初始上電還是工作時(shí)，可編程邏輯陣列的功耗都會(huì)很大。如圖7所示，現(xiàn)有通常的解決辦法是將選擇器由傳輸門(mén)改成傳輸管，后面加電平恢復(fù)電路X71，該電路由一個(gè)反相器加ー個(gè)PMOS上拉管組成(Jan M. Rabaey,Anantha Chandrakasan, Borivoje Nikolic,數(shù)字集成電路一設(shè)計(jì)透視，清華大學(xué)出版社.274-275. 2004)，這樣雖然可以使選擇器減少一半的管子數(shù)量，但后面需要加一個(gè)電平恢復(fù)電路X71和一個(gè)反相器X72 (保證信號(hào)的邏輯不變)，并且電平恢復(fù)電路中的PMOS上拉管的尺寸與選擇器的傳輸管尺寸有緊密關(guān)聯(lián)，需要通過(guò)仿真確定，如果尺寸調(diào)整不好會(huì)出現(xiàn)選擇器工作時(shí)，其輸出由于電平恢復(fù)電路中上拉管的上拉作用一直為高電平，輸入信號(hào)無(wú)法正常傳輸，選擇器不能正常工作，即使上拉管尺寸調(diào)整合理，信號(hào)可以正常輸入，在芯片初始上電控制信號(hào)全部清零或置I時(shí)，選擇器的輸出仍為ー浮空電平，雖然通過(guò)電平恢復(fù)電路可以上拉到高電平，但上拉期間會(huì)使電平恢復(fù)電路中的反相器產(chǎn)生靜態(tài)短路電流，為了確保選擇器功能不會(huì)失效，上拉管都會(huì)做成倒比管，這就導(dǎo)致上拉時(shí)間較長(zhǎng)，從而產(chǎn)生功耗。另ー種方法如圖8所示，是在選擇器X81的輸出端加ー個(gè)PMOS管MP81，分配ー個(gè)控制位信號(hào)sram控制其柵極,其源級(jí)接電源端vdd,漏極接選擇器的輸出out(US6768335B1, Jul. 27，2004)，但這種方法要保證當(dāng)芯片上電控制信號(hào)全部清零吋，sram要先于其他控制位清零以保證MP81先將選擇器的輸出out拉到高電平阻止后面所接門(mén)電路的短路電流產(chǎn)生，如果不用控制電路控制，就要用特定的電路控制，但要增加新的模塊和驗(yàn)證，并且在芯片工作時(shí)要考慮該模塊要先于控制電路工作。如果芯片上電時(shí)控制信號(hào)是置I操作，把MP81改成NMOS管，源級(jí)接gnd，漏極接out。還有ー種方法是如圖10所示，用一種兩輸入傳輸門(mén)電路tgmux (如圖9所示)搭建選擇器(以八路選擇器為例)，但如果這種門(mén)電路的級(jí)數(shù)過(guò)多，電路的驅(qū)動(dòng)能力就會(huì)變差，信號(hào)的波形在高頻時(shí)也會(huì)衰減，且面積上沒(méi)有優(yōu)勢(shì)
發(fā)明內(nèi)容
本發(fā)明的目的提出ー種具有確定輸出狀態(tài)的選擇器電路，以克服現(xiàn)有技術(shù)的不足，其能夠消除大規(guī)模電路初始上電過(guò)程中選擇器輸出不定態(tài)所導(dǎo)致的靜態(tài)功耗。為達(dá)到上述目的，本發(fā)明的技術(shù)解決方案是—種具有確定輸出狀態(tài)的選擇器電路，其一路選擇器，包括一傳輸門(mén)，一反相器，一 PMOS上拉管；控制電路輸出的一個(gè)控制位控制傳輸門(mén)的NMOS管的柵極，該控制位接反相器輸出控制傳輸門(mén)PMOS管的柵極，傳輸門(mén)的輸入端接數(shù)據(jù)信號(hào)；PM0S上拉管的柵極與控制位相連，源級(jí)接電源端vdd,漏極接傳輸門(mén)的輸出端。所述的具有確定輸出狀態(tài)的選擇器電路，其多路選擇器電路，包括多個(gè)一路選擇器，多個(gè)一路選擇器的輸出端并聯(lián)作為多路選擇器的輸出端，多個(gè)一路選擇器的各PMOS上拉管串聯(lián)相接，一端PMOS上拉管的源級(jí)與電源端vdd相連，另一端PMOS上拉管的漏極與多路選擇器的輸出端相連，兩端中間的相鄰PMOS上拉管源、漏極相接；控制位數(shù)目與一路選擇器輸入端數(shù)目、及PMOS上拉管的數(shù)目相同。 所述的具有確定輸出狀態(tài)的選擇器電路，其當(dāng)由n個(gè)傳輸門(mén)并行排列組成n路選擇器時(shí)，控制電路輸出的n個(gè)控制位，每位及其所對(duì)應(yīng)的反相器控制ー個(gè)傳輸門(mén)的開(kāi)關(guān)，有n個(gè)PMOS上拉管串聯(lián)，每個(gè)PMOS管的柵極與一個(gè)控制位相連；根據(jù)多路選擇器的版圖實(shí)現(xiàn)不同，從輸入端到輸出端的延時(shí)不同，將延時(shí)最長(zhǎng)的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近n路選擇器輸出端的PMOS上拉管的柵極相連，將延時(shí)最短的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近電源端vdd的PMOS上拉管的柵極相連，串聯(lián)PMOS上拉管的柵極按從n路選擇器輸出端到電源端vdd的順序依次連接延時(shí)最長(zhǎng)到最短的傳輸門(mén)的的控制位。所述的具有確定輸出狀態(tài)的選擇器電路，其n個(gè)傳輸門(mén)組成的多路選擇器，n =JX (k+1)，j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，第一列有j個(gè)傳輸門(mén)，控制電路輸出的一個(gè)控制位控制這j個(gè)傳輸門(mén)的NMOS管的柵極，該控制位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)的PMOS管的柵極，這j個(gè)傳輸門(mén)的輸入端接j個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén)的輸入端接一個(gè)數(shù)據(jù)信號(hào)，共有k列這樣的結(jié)構(gòu)，一共有(jXk)個(gè)輸入端，共需k個(gè)控制位，前一列j個(gè)傳輸門(mén)的輸出端接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出端；第(k+1)列也由j個(gè)傳輸門(mén)組成，控制電路輸出的j個(gè)控制位，每位控制ー個(gè)傳輸門(mén)的NMOS管的柵極，每個(gè)控制位接一個(gè)反相器輸出控制傳輸門(mén)的PMOS管的柵極,第(k+1)列的傳輸門(mén)輸入端與前k列對(duì)應(yīng)位置傳輸門(mén)的輸出端相連,第(k+1)列的傳輸門(mén)的輸出端并聯(lián)在一起作為該(jXk)路選擇器的輸出端，有j個(gè)PMOS上拉管串聯(lián)，每個(gè)PMOS上拉管的柵極與第(k+1)列的j個(gè)控制位中的一位相連，一端PMOS上拉管的源級(jí)與電源端vdd相連,另一端PMOS上拉管的漏極與(jXk)路選擇器的輸出端相連，兩端中間的相鄰PMOS上拉管源、漏極相接。—種具有確定輸出狀態(tài)的選擇器電路，其一路選擇器，包括一傳輸門(mén)，一反相器，一 NMOS下拉管；控制電路輸出的一個(gè)控制位控制傳輸門(mén)的PMOS管的柵極，該控制位接反相器輸出控制傳輸門(mén)NMOS管的柵極，傳輸門(mén)的輸入端接數(shù)據(jù)信號(hào)；NM0S下拉管的柵極與控制位相連，源級(jí)接電源端gnd,漏極接傳輸門(mén)的輸出端。所述的具有確定輸出狀態(tài)的選擇器電路，其多路選擇器電路，包括多個(gè)一路選擇器，多個(gè)一路選擇器的輸出端并聯(lián)作為多路選擇器的輸出端，多個(gè)一路選擇器的各NMOS下拉管串聯(lián)相接，一端NMOS下拉管的源級(jí)與電源端gnd相連,另一端NMOS下拉管的漏極與多路選擇器的輸出端相連，兩端中間的相鄰NMOS下拉管源、漏極相接；控制位數(shù)目與一路選擇器輸入端數(shù)目、及NMOS下拉管的數(shù)目相同。所述的具有確定輸出狀態(tài)的選擇器電路，其當(dāng)由n個(gè)傳輸門(mén)并行排列組成n路選擇器時(shí)，控制電路輸出的n個(gè)控制位，每位及其所對(duì)應(yīng)的反相器控制ー個(gè)傳輸門(mén)的開(kāi)關(guān)，有n個(gè)NMOS下拉管串聯(lián)，每個(gè)NMOS下拉管的柵極與一個(gè)控制位相連；根據(jù)多路選擇器的版圖實(shí)現(xiàn)不同，從輸入端到輸出端的延時(shí)不同，將延時(shí)最長(zhǎng)的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近n路選擇器輸出端的NMOS下拉管的柵極相連，將延時(shí)最短的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近電源端gnd的NMOS下拉管的柵極相連，串聯(lián)NMOS下拉管的柵極按從n路選擇器輸出端到電源端gnd的順序依次連接延時(shí)最長(zhǎng)到最短的傳輸門(mén)的控制位。所述的具有確定輸出狀態(tài)的選擇器電路，其n個(gè)傳輸門(mén)組成的多路選擇器，n =JX (k+1)，j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，第一列有j個(gè)傳輸門(mén)，控制電路輸出的一個(gè)控制位控制這j個(gè)傳輸門(mén)的PMOS管的柵極，該控制位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)的NMOS管的柵極，這j個(gè)傳輸門(mén)的輸入端接j個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén) 的輸入端接一個(gè)數(shù)據(jù)信號(hào)，共有k列這樣的結(jié)構(gòu)，一共有(jXk)個(gè)輸入端，共需k個(gè)控制位，前一列j個(gè)傳輸門(mén)的輸出端接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出端；第(k+1)列也由j個(gè)傳輸門(mén)組成，控制電路輸出的j個(gè)控制位，每位控制ー個(gè)傳輸門(mén)的PMOS管的柵極，每個(gè)控制位接一個(gè)反相器輸出控制傳輸門(mén)的NMOS管的柵極,第(k+1)列的傳輸門(mén)輸入端與前k列對(duì)應(yīng)位置傳輸門(mén)的輸出端相連,第(k+1)列的傳輸門(mén)的輸出端并聯(lián)在一起作為該(jXk)路選擇器的輸出端，有j個(gè)NMOS下拉管串聯(lián)，每個(gè)NMOS下拉管的柵極與第(k+1)列的j個(gè)控制位中的一位相連，一端NMOS下拉管的源級(jí)與電源端gnd相連,另一端NMOS下拉管的漏極與(jXk)路選擇器的輸出端相連，兩端中間的相鄰NMOS下拉管源、漏極相接。本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是通過(guò)將PMOS管或NMOS管串聯(lián)接在選擇器的輸出端，其柵極與選擇器的開(kāi)關(guān)共用控制位的方法，可以消除由于控制電路初始清零或置I所導(dǎo)致的選擇器輸出端為浮空電平，避免了其后所接門(mén)電路的靜態(tài)短路電流的產(chǎn)生；與單管構(gòu)成的選擇電路加電平恢復(fù)電路的方法相比，本發(fā)明不用精細(xì)調(diào)節(jié)串聯(lián)PMOS管或NMOS管尺寸，就可以確保選擇電路正常工作；與在選擇電路的輸出端加ー個(gè)PMOS管或NMOS管，分配一位控制位或通過(guò)其他信號(hào)控制其柵極的方法相比，本發(fā)明無(wú)需增加控制位，也就是不需增加額外的控制單元面積，也不用調(diào)整控制位的配置順序或増加其他模塊進(jìn)行驗(yàn)證；與兩輸入傳輸門(mén)電路搭建的選擇器相比，當(dāng)選擇器規(guī)模較大時(shí)，本發(fā)明可以保證電路的驅(qū)動(dòng)能力，并且在高頻時(shí)信號(hào)不會(huì)嚴(yán)重衰減。
圖I為芯片初始上電控制位清零操作時(shí)，本發(fā)明ー種具有確定輸出狀態(tài)的選擇器電路中具有確定輸出狀態(tài)的一路選擇器電路圖；圖2為芯片初始上電控制位清零操作時(shí)，本發(fā)明ー種具有確定輸出狀態(tài)的選擇器電路中具有確定輸出狀態(tài)的多路選擇器(控制位位數(shù)與輸入端口數(shù)一致)電路圖；圖3為芯片初始上電控制位清零操作時(shí)，本發(fā)明ー種具有確定輸出狀態(tài)的選擇器電路中具有確定輸出狀態(tài)的多路選擇器(控制位位數(shù)與輸入端口數(shù)不一致)電路圖4為芯片初始上電控制位置I操作時(shí)，本發(fā)明ー種具有確定輸出狀態(tài)的選擇器電路中具有確定輸出狀態(tài)的一路選擇器電路圖；圖5為芯片初始上電控制位置I操作時(shí)，本發(fā)明ー種具有確定輸出狀態(tài)的選擇器電路中具有確定輸出狀態(tài)的多路選擇器(控制位位數(shù)與輸入端口數(shù)一致)電路圖；圖6為芯片初始上電控制位置I操作時(shí)，本發(fā)明ー種具有確定輸出狀態(tài)的選擇器電路中具有確定輸出狀態(tài)的多路選擇器(控制位位數(shù)與輸入端口數(shù)不一致)電路圖；圖7為現(xiàn)有電平恢復(fù)電路的原理圖；圖8為現(xiàn)有在多路選擇器的輸出端加ー個(gè)PMOS管來(lái)消除靜態(tài)短路電流的原理圖；
圖9為現(xiàn)有兩輸入傳輸門(mén)電路；圖10為由圖9的兩輸入傳輸門(mén)電路搭建的八路選擇器電路。
具體實(shí)施例方式本發(fā)明的ー種具有確定輸出狀態(tài)的選擇器電路，包括以下幾種情況(I)至少ー個(gè)傳輸門(mén)構(gòu)成的一路或多路選擇電路，由控制電路輸出的控制位和反相器控制傳輸門(mén)的開(kāi)關(guān)并且此時(shí)控制電路初始輸出控制位的值為零；當(dāng)只有ー個(gè)傳輸門(mén)時(shí)，控制電路輸出一個(gè)控制位控制傳輸門(mén)的NMOS管的柵極，該控制位接反相器輸出控制傳輸門(mén)的PMOS管的柵極,傳輸門(mén)的輸入端接數(shù)據(jù)信號(hào)，只有ー個(gè)PMOS上拉管,其柵極與控制位相連，漏極接傳輸門(mén)的輸出端，源級(jí)接電源端vdd ;當(dāng)由n個(gè)傳輸門(mén)并行排列組成n路選擇器時(shí)，控制電路輸出的n個(gè)控制位，姆位控制ー個(gè)傳輸門(mén)的NMOS管的柵極,姆個(gè)控制位接反相器輸出控制傳輸門(mén)PMOS管的柵極，n路選擇器的輸入端接n個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén)的輸入端接一個(gè)數(shù)據(jù)信號(hào)，每個(gè)傳輸門(mén)的輸出端并聯(lián)在一起作為n路選擇器的輸出端，有n個(gè)PMOS上拉管串聯(lián)，每個(gè)PMOS管的柵極與一個(gè)控制位相連，一端PMOS管的漏極與n路選擇器的輸出端相連，另一端PMOS的源級(jí)與電源端vdd相連，相鄰PMOS管源漏相接。根據(jù)版圖畫(huà)法不同，選擇器從輸入端到輸出端的延時(shí)不同，將延時(shí)最長(zhǎng)的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近n路選擇器輸出端的PMOS上拉管的柵極相連，將延時(shí)最短的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近電源端vdd的PMOS上拉管的柵極相連，串聯(lián)PMOS上拉管的柵極按從n路選擇器輸出端到電源端vdd的順序依次連接延時(shí)最長(zhǎng)到最短的傳輸門(mén)的控制位。(2)n個(gè)傳輸門(mén)組成的多路選擇電路，其中n = jX(k+l),j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，由控制電路輸出的控制位和反相器控制傳輸門(mén)的開(kāi)關(guān)并且此時(shí)控制電路初始輸出控制位的值為零；多路選擇器第一列有j個(gè)傳輸門(mén)，控制電路輸出的一個(gè)控制位控制這j個(gè)傳輸門(mén)的NMOS管的柵極，該位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)PMOS管的柵極，這j個(gè)傳輸門(mén)的輸入端接j個(gè)數(shù)據(jù)信號(hào)，共有k列這樣的結(jié)構(gòu)，一共有(jXk)個(gè)輸入端，共需k個(gè)控制位，前一列j個(gè)傳輸門(mén)的輸出端接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出端；第(k+1)列也由j個(gè)傳輸門(mén)組成，控制電路輸出的j個(gè)控制位，每位控制ー個(gè)傳輸門(mén)的NMOS管的柵極，每個(gè)控制位接一個(gè)反相器輸出控制傳輸門(mén)PMOS管的柵極，第(k+1)列的傳輸門(mén)的輸入與前k列對(duì)應(yīng)位置上傳輸門(mén)的輸出相連,第(k+1)列的傳輸門(mén)的輸出并聯(lián)在一起作為該(jXk)路選擇器的輸出，有j個(gè)PMOS上拉管串聯(lián)，每個(gè)PMOS管的柵極與第(k+1)列的j個(gè)控制位中的一位相連，一端PMOS管的漏極與(jXk)路選擇器的輸出端相連，另一端PMOS的源級(jí)與電源端vdd相連，相鄰PMOS管源漏相接。(3)至少ー個(gè)傳輸門(mén)構(gòu)成的一路或多路選擇電路，由控制電路輸出的控制位和反相器控制傳輸門(mén)的開(kāi)關(guān)并且此時(shí)控制電路初始輸出控制位的值為高電平；當(dāng)只有一個(gè)傳輸門(mén)時(shí)，控制電路輸出一 個(gè)控制位控制傳輸門(mén)的PMOS管的柵極，該控制位接反相器輸出控制傳輸門(mén)的NMOS管的柵極，該傳輸門(mén)的輸入端接數(shù)據(jù)信號(hào)，只有ー個(gè)NMOS下拉管，其柵極與控制位相連，漏極接傳輸門(mén)的輸出端，源級(jí)接電源端gnd ;當(dāng)由n個(gè)傳輸門(mén)并行排列組成n路選擇器時(shí)，控制電路輸出的n個(gè)控制位，每位控制ー個(gè)傳輸門(mén)的PMOS管的柵極，每個(gè)控制位接反相器輸出控制傳輸門(mén)NMOS管的柵極，n路選擇器的輸入端接n個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén)的輸入端接一個(gè)數(shù)據(jù)信號(hào)，每個(gè)傳輸門(mén)的輸出端并聯(lián)在一起作為n路選擇器的輸出端，有n個(gè)NMOS下拉管串聯(lián)，每個(gè)NMOS管的柵極與一個(gè)控制位相連，一端NMOS管的漏極與n路選擇器的輸出端相連，另一端NMOS的源級(jí)與電源端gnd相連，相鄰NMOS管源漏相接。根據(jù)版圖畫(huà)法不同，選擇器從輸入端到輸出端的延時(shí)不同，將延時(shí)最長(zhǎng)的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近n路選擇器輸出端的NMOS下拉管的柵極相連，將延時(shí)最短的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近電源端gnd的NMOS下拉管的柵極相連，串聯(lián)NMOS下拉管的柵極按從n路選擇器輸出端到電源端gnd的順序依次連接延時(shí)最長(zhǎng)到最短的傳輸門(mén)的控制位。(4)n個(gè)傳輸門(mén)組成的多路選擇電路，其中n = jX(k+l),j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，由控制電路輸出的控制位和反相器控制傳輸門(mén)的開(kāi)關(guān)并且此時(shí)控制電路初始輸出控制位的值為高電平；多路選擇器第一列有j個(gè)傳輸門(mén)，控制電路輸出的一個(gè)控制位控制這j個(gè)傳輸門(mén)的PMOS管的柵極，該位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)NMOS管的柵極，共有k列這樣的結(jié)構(gòu)，一共有(jXk)個(gè)輸入端，共需k個(gè)控制位，前一列j個(gè)傳輸門(mén)的輸出端接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出端；第(k+1)列也由j個(gè)傳輸門(mén)組成，控制電路輸出的j個(gè)控制位，每位控制ー個(gè)傳輸門(mén)的PMOS管的柵極，每個(gè)控制位接一個(gè)反相器輸出控制傳輸門(mén)NMOS管的柵極，第(k+1)列的傳輸門(mén)的輸入與前k列對(duì)應(yīng)位置上傳輸門(mén)的輸出相連，第(k+1)列的傳輸門(mén)的輸出并聯(lián)在一起作為該(jXk)路選擇器的輸出，有j個(gè)NMOS下拉管串聯(lián)，每個(gè)NMOS管的柵極與第(k+1)列的j個(gè)控制位中的一位相連，一端NMOS管的漏極與(jXk)路選擇器的輸出端相連，另一端NMOS的源級(jí)與電源端gnd相連，相鄰NMOS管源漏相接。下面結(jié)合附圖做詳細(xì)說(shuō)明。如圖I所示，一路選擇電路由傳輸門(mén)Xll和反相器X12及PMOS上拉管MPll組成，d為輸入端，out為輸出端,sram為控制電路輸出的控制位,控制傳輸門(mén)Xll的導(dǎo)通；PM0S上拉管MPll的柵極與sram相連,源級(jí)接電源端vdd,漏極與out相接。當(dāng)芯片上電控制位全局清零時(shí)，所有控制位全部為零，此時(shí)傳輸門(mén)處于關(guān)閉狀態(tài)，如果沒(méi)有MP11，out端會(huì)輸出一個(gè)浮空電平從而導(dǎo)致后面所接門(mén)電路的PMOS管和NMOS管同時(shí)導(dǎo)通，產(chǎn)生靜態(tài)短路電流，但MPlI的存在，使得芯片控制位全局清零時(shí)，MPlI的柵極為零，MPlI導(dǎo)通，其會(huì)將out端拉至高電平，阻止其后所接門(mén)電路的短路電流產(chǎn)生，直到清零過(guò)程結(jié)束，控制電路工作，如果芯片所實(shí)現(xiàn)的電路功能中使用了該傳輸門(mén)，sram為高電平，選通該傳輸門(mén)，同時(shí)MPll截止，不會(huì)影響電路正常工作，如果芯片電路功能中不使用該傳輸門(mén)，sram就會(huì)一直為初始清零狀態(tài)，MPll工作，out端為高電平，后面門(mén)電路不會(huì)有短路電流產(chǎn)生。如圖2所示，多路選擇器是由多個(gè)一路選擇器X21，X22，……，X2N構(gòu)成的，X21代表第一路，X22代表第二路，……，X2N代表第n路，共有n個(gè)輸入端，從dl到dn，每ー個(gè)一路選擇器的輸出端并聯(lián)在一起構(gòu)成該多路選擇器的輸出端out，控制電路輸出n個(gè)控制位控制多路選擇器的導(dǎo)通，控制位sraml控制第一路的導(dǎo)通，sram2控制第二路的導(dǎo)通，……，sramn控制第n路的導(dǎo)通。第幾路的控制位為高電平,第幾路就會(huì)被選通,輸出端為out ;有n個(gè)PMOS上拉管串聯(lián)，PMOS管MP21，MP22，……，MP2N的柵極依次和對(duì)應(yīng)的一路選擇器的控制位相連，圖中只給出了ー種畫(huà)法，實(shí)際只要保證ー個(gè)控制位只與ー個(gè)PMOS的柵極相連就可以，其中MP21的源級(jí)接vdd，M P2N的漏極接out端，相鄰PMOS管的源漏相接。當(dāng)芯片上電控制電路全局清零時(shí)，所有控制電路的輸出控制信號(hào)都為零，此時(shí)多路選擇器不工作，如果沒(méi)有MP21到MP2N這n個(gè)串聯(lián)的PMOS管，out端會(huì)輸出ー個(gè)浮空電平從而導(dǎo)致后面門(mén)電路的PMOS管和NMOS管同時(shí)導(dǎo)通，產(chǎn)生靜態(tài)短路電流，但MP21到MP2N這n個(gè)串聯(lián)的PMOS管的存在，使得芯片控制電路全局清零時(shí)，MP21到MP2N這n個(gè)PMOS管的柵極為零，所有PMOS管導(dǎo)通，out端被拉至高電平，阻止其后門(mén)電路的短路電流產(chǎn)生，直到清零過(guò)程結(jié)束，控制電路工作，如果芯片所實(shí)現(xiàn)的電路功能中使用該多路選擇器，那么就會(huì)有一路控制位為高電平，使得該路導(dǎo)通，同時(shí)串聯(lián)的PMOS管中對(duì)應(yīng)控制位的PMOS管截止，從而導(dǎo)致串聯(lián)PMOS的上拉功能失效，多路選擇器正常工作；如果電路功能中不使用該選擇電路，sraml到sramn就會(huì)一直為初始清零狀態(tài)，串聯(lián)PMOS上拉管工作，out —直被拉至高電平，使得后面的門(mén)電路不會(huì)有短路電流產(chǎn)生。在芯片的實(shí)際版圖實(shí)現(xiàn)時(shí)，選擇器哪一路的延時(shí)最長(zhǎng)，可以把其對(duì)應(yīng)的控制位接到離out端最近的MP2N的柵極，這樣當(dāng)選通此路時(shí)，串聯(lián)PMOS管馬上停止上拉，以減少?gòu)妮斎氲捷敵龅难訒r(shí)，而如果其對(duì)應(yīng)的控制位接到離vdd最近的MP21的柵極，即使MP21截止，其下面的PMOS管仍導(dǎo)通，a點(diǎn)的電荷也會(huì)繼續(xù)對(duì)out端充電，導(dǎo)致該路延時(shí)時(shí)間更長(zhǎng)，所以應(yīng)根據(jù)各路的延時(shí)大小來(lái)決定其控制位與哪個(gè)PMOS管的柵極相連，路徑延時(shí)越長(zhǎng)，其控制位應(yīng)與離out端越近的PMOS柵極相連，這樣會(huì)使各路延時(shí)更加平均ー些。如圖3所示，當(dāng)多路選擇器規(guī)模較大時(shí)，每一路不只有ー個(gè)一路選擇器，而是組成陣列的形式，例如n個(gè)傳輸門(mén)組成的多路選擇電路，其中n = jX(k+l)，j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，第一列有j個(gè)傳輸門(mén)，分別是第一列的第一傳輸門(mén)X311，第二傳輸門(mén)X312，第三傳輸門(mén)X313，……，第j個(gè)傳輸門(mén)X31j，控制電路輸出的一位控制信號(hào)控制這j個(gè)傳輸門(mén)的NMOS管的柵極，該控制位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)PMOS管的柵極，這j個(gè)傳輸門(mén)的輸入端接j個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén)的輸入端接一個(gè)數(shù)據(jù)信號(hào)，共有k列這樣的結(jié)構(gòu)，分別是第二列的第一傳輸門(mén)X321，第二傳輸門(mén)X322，第三傳輸門(mén)X323，……，第j個(gè)傳輸門(mén)X32j，一直到第k列的第一傳輸門(mén)X3kl，第二傳輸門(mén)X3k2，第三
傳輸門(mén)X3k3,......,第j個(gè)傳輸門(mén)X3kj,—共有(jXk)個(gè)輸入端，前一列j個(gè)傳輸門(mén)的輸出
接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出，需要k個(gè)控制位,從sl_sram到sk_sram, sl_sram
控制第一列的傳輸門(mén)開(kāi)關(guān)，s2_sram控制第二列的傳輸門(mén)開(kāi)關(guān)，......，sk_sram控制第k列
的傳輸門(mén)開(kāi)關(guān)；第(k+1)列由j個(gè)一路選擇器組成，分別是第(k+1)列的第一一路選擇器X31，第二一路選擇器X32，第三一路選擇器X33，……，第j個(gè)一路選擇器X3j組成，控制電路輸出 j 個(gè)控制位，從 rl_sram 到 r j_sram, rl_sram 控制 X31, r2_sram 控制 X32, r3_sram控制X33, ......, rj_sram控制X3j,第(k+1)列的傳輸門(mén)輸入與前k列對(duì)應(yīng)位置傳輸門(mén)的輸出相連，第(k+1)列的傳輸門(mén)的輸出并聯(lián)在一起作為該(jXk)路選擇器的輸出端out,有j個(gè)PMOS上拉管串聯(lián),姆個(gè)PMOS管的柵極與rl_sram到rj_sram中的任一位相連,只要保證一一映射即可，圖3中只畫(huà)出了一種連接方式，MP30j的漏極與選擇器的輸出端out相連，MP301的源級(jí)與電源端vdd相連，相鄰PMOS管源漏相接。當(dāng)芯片上電控制電路全局清零吋，所有控制電路輸出的控制位為零，此時(shí)多路選擇器不工作，如果沒(méi)有MP301到MP30 j這j個(gè)串聯(lián)的PMOS管，out端會(huì)輸出ー個(gè)浮空電平從而導(dǎo)致后面所接門(mén)電路的PMOS管和NMOS管同時(shí)導(dǎo)通，產(chǎn)生靜態(tài)短路電流，但由于這組串聯(lián)的PMOS管的存在，使得芯片控制電路全局清零時(shí)，這組PMOS管的柵極全部為零，PMOS管全部導(dǎo)通，out被拉至高電平，阻止后面門(mén)電路的短路電流產(chǎn)生，直到清零過(guò)程結(jié)束，控制電路工作，如果芯片所實(shí)現(xiàn)的電路功能中使用該多路選擇器，那么rl_sram到rj_Sram有且只有一位為高電平，使得選擇器的某一路導(dǎo)通，同時(shí)，串聯(lián)的PMOS管中對(duì)應(yīng)控制位的PMOS管截止，從而導(dǎo)致串聯(lián)PMOS管的上拉功能失效，多路選擇器正常工作；如果電路功能中不使用該多路選擇器，其控制位rl_sram到rj.sram就會(huì)一直為初始清零狀態(tài)，串聯(lián)PMOS上拉管工作，out 一直被拉至高電平，使得后面的門(mén)電路不會(huì)有短路電流產(chǎn)生。
如圖4所示，一路選擇電路由傳輸門(mén)X41和反相器X42及NMOS下拉管MN41組成，d為輸入端，out為輸出端,sram為控制電路輸出的控制位,控制傳輸門(mén)X41的導(dǎo)通；NM0S下拉管MN41的柵極與sram相連,源級(jí)接電源端gnd,漏極與out相接。當(dāng)芯片上電控制位全局置I時(shí)，所有控制位全部為高電平，此時(shí)傳輸門(mén)處于關(guān)閉狀態(tài)，如果沒(méi)有MN41，out端會(huì)輸出一個(gè)浮空電平從而導(dǎo)致后面門(mén)電路的PMOS管和NMOS管同時(shí)導(dǎo)通，產(chǎn)生靜態(tài)短路電流，但MN41的存在，使得芯片全局置I時(shí)，匪41的柵極為高電平，MN41導(dǎo)通，其會(huì)將out端拉至零，阻止其后門(mén)電路的短路電流產(chǎn)生，直到控制位置I過(guò)程結(jié)束，控制電路工作，如果芯片所實(shí)現(xiàn)的電路功能中使用了該傳輸門(mén)，sram為零，選通該傳輸門(mén)，同時(shí)MN41截止，不會(huì)影響電路正常工作，如果芯片電路功能中不使用該傳輸門(mén)，sram就會(huì)一直為初始置I狀態(tài)，MN41エ作，out端為零，后面門(mén)電路不會(huì)有短路電流產(chǎn)生。如圖5所示，多路選擇器是由多個(gè)一路選擇器X51，X52，……，X5N構(gòu)成的，X51代表第一路，X52代表第二路，……，X5N代表第n路，共有n個(gè)輸入端，從dl到dn，每個(gè)一路選擇器的輸出端并聯(lián)在一起構(gòu)成該多路選擇器的輸出端out，控制電路輸出n個(gè)控制位控
制多路選擇器的導(dǎo)通，控制位sraml控制第一路的導(dǎo)通，sram2控制第二路的導(dǎo)通，......，
sramn控制第n路的導(dǎo)通。第幾路的控制位為低電平，第幾路就會(huì)被選通；NM0S管麗51,MN52,……，MN5N的柵極依次和對(duì)應(yīng)的一路選擇器的控制位相連，圖5中只給出了ー種畫(huà)法，實(shí)際只要保證ー個(gè)控制位只與ー個(gè)NMOS的柵極相連就可以，其中匪51的源級(jí)接gnd，麗5N的漏極接out端，相鄰NMOS管的源漏相接。當(dāng)芯片上電控制電路全局置I時(shí)，所有控制電路的輸出控制信號(hào)都為高電平，此時(shí)多路選擇器不工作，如果沒(méi)有麗51到麗5N這n個(gè)串聯(lián)的NMOS管，out端會(huì)輸出ー個(gè)浮空電平從而導(dǎo)致后面門(mén)電路的PMOS和NMOS同時(shí)導(dǎo)通，產(chǎn)生靜態(tài)短路電流，但麗51到麗5N這n個(gè)串聯(lián)的NMOS管的存在，使得芯片控制電路全局置I時(shí)，匪51到匪5N這n個(gè)NMOS管的柵極為高電平，所有NMOS管導(dǎo)通，out端被拉至零，阻止門(mén)電路的短路電流產(chǎn)生，直到置I過(guò)程結(jié)束，控制電路工作，如果芯片所實(shí)現(xiàn)的電路功能中使用該多路選擇器，那么就會(huì)有一路控制位為低電平，使得該路導(dǎo)通，同時(shí)串聯(lián)NMOS管中對(duì)應(yīng)控制位的NMOS管截止，從而導(dǎo)致串聯(lián)NMOS的下拉功能失效，多路選擇器正常工作；如果電路功能中不使用該選擇電路，sraml到sramn就會(huì)一直為初始置I狀態(tài)，串聯(lián)NMOS下拉管工作，out —直被拉至零，使得后面的門(mén)電路不會(huì)有短路電流產(chǎn)生。在芯片的實(shí)際版圖實(shí)現(xiàn)時(shí)，選擇器哪一路的延時(shí)最長(zhǎng)，可以把其對(duì)應(yīng)的控制位接到離out端最近的MN5N的柵扱，這樣當(dāng)選通此路時(shí)，串聯(lián)NMOS管馬上停止下拉，以減少?gòu)妮斎氲捷敵龅难訒r(shí)，而如果其對(duì)應(yīng)的控制位接到離gnd最近的麗51的柵極，即使麗51截止，其下面的NMOS管仍導(dǎo)通，out端的電荷也會(huì)繼續(xù)對(duì)a點(diǎn)放電，導(dǎo)致該路延時(shí)時(shí)間更長(zhǎng)，所以應(yīng)根據(jù)各路的延時(shí)大小來(lái)決定其控制位與哪個(gè)NMOS管的柵極相連，路徑延時(shí)越長(zhǎng)，其控制位應(yīng)與離out端越近的NMOS柵極相連，這樣會(huì)使各路延時(shí)更加平均ー些。如圖6所示，當(dāng)多路選擇器規(guī)模較大時(shí)，每一路不只有ー個(gè)一路選擇器，而是組成陣列的形式，例如n個(gè)傳輸門(mén)組成的多路選擇電路，其中n = jX(k+l)，j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，第一列有j個(gè)傳輸門(mén)，分別是第一列的第一傳輸門(mén)X611，第二傳輸門(mén)X612，第三傳輸門(mén)X613，……，第j個(gè)傳輸門(mén)X61j，控制電路輸出的一位控制信號(hào)控制這j個(gè)傳輸門(mén)的PMOS管的柵極，該控制位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)NMOS管的柵極，這j個(gè)傳輸門(mén)的輸入端接j個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén)的輸入端接一個(gè)數(shù)據(jù)信號(hào)，共有k列這樣的結(jié)構(gòu)，分別是第二列的第一傳輸門(mén)X621，第二傳輸門(mén)X622，第三傳輸門(mén)X623，……，第j個(gè)傳輸門(mén)X62j，一直到第k列的第一傳輸門(mén)X6kl，第二傳輸門(mén)X6k2，第
三傳輸門(mén)X6k3,......,第j個(gè)傳輸門(mén)X6kj,—共有(jXk)個(gè)輸入端，前一列j個(gè)傳輸門(mén)的
輸出接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出，需要k個(gè)控制位,從sl_sram到sk_sram, sl_
sram控制第一列的傳輸門(mén)開(kāi)關(guān)，s2_sram控制第二列的傳輸門(mén)開(kāi)關(guān)，......，sk_sram控制第
k列的傳輸門(mén)開(kāi)關(guān)；第(k+1)列由j個(gè)一路選擇器組成，分別是第(k+1)列的第一一路選擇器X61，第二一路選擇器X62，第三一路選擇器X63，……，第j個(gè)一路選擇器X6j組成，控制電路輸出的j個(gè)控制位，從rl_sram到r j_sram, rl_sram控制X61, r2_sram控制X62, r3_
sram控制X63,......，rj_sram控制X6j,第(k+1)列的傳輸門(mén)輸入與前k列對(duì)應(yīng)位置傳輸門(mén)
的輸出相連，第(k+1)列的傳輸門(mén)的輸出并聯(lián)在一起作為該(jXk)路選擇器的輸出端out,有j個(gè)NMOS下拉管串聯(lián),姆個(gè)NMOS管的柵極與rl_sram到rj_sram中的任一位相連,只要保證一一映射即可，圖6中只畫(huà)出了一種連接方式，MN60J的漏極與選擇器的輸出端out相連，MN601的源級(jí)與電源端gnd相連，相鄰NMOS管源漏相接。當(dāng)芯片上電控制電路全局置I時(shí)，所有控制電路輸出的控制位為高電平，此時(shí)多路選擇器不工作，如果沒(méi)有MN601到MN60J這j個(gè)串聯(lián)的NMOS管，out端會(huì)輸出ー個(gè)浮空電平從而導(dǎo)致后面所接門(mén)電路的PMOS和NMOS同時(shí)導(dǎo)通，產(chǎn)生靜態(tài)短路電流，但由于這組串聯(lián)的NMOS管的存在，使得芯片控制電路全局置I時(shí)，這組NMOS管的柵極全部為高電平，NMOS管全部導(dǎo)通，out被拉至零，阻止后面門(mén)電路的短路電流產(chǎn)生，直到置I過(guò)程結(jié)束，控制電路工作，如果電路功能中使用該多路選擇器，那么rl_sram到rj_Sram有且只有一位為低電平，使得選擇器的某一路導(dǎo)通，同吋，串聯(lián)的NMOS管中對(duì)應(yīng)控制位的NMOS管截止，從而導(dǎo)致串聯(lián)NMOS的下拉功能失效，多路選擇器正常工作。如果電路功能中不使用該多路選擇器，其控制位rl_sram到r j_sram就會(huì)一直為初始置I狀態(tài)，串聯(lián)NMOS下拉管工作，out —直被拉至零，使得后面的門(mén)電路不會(huì)有短路電流產(chǎn)生。尤其當(dāng)這種具有確定輸出狀態(tài)的選擇器電路應(yīng)用在可編程邏輯電路中吋，控制電路為靜態(tài)存儲(chǔ)器，可編程邏輯電路上電后，靜態(tài)存儲(chǔ)器清零或置I操作，選擇電路輸出為確定狀態(tài)，不會(huì)引起后面所接門(mén)電路的短路電流，由于可編程邏輯電路中會(huì)大量使用選擇器電路，從而很大程度上減小了芯片上電后的靜態(tài)功耗。由于可編程邏輯陣列的資源是冗余的，根據(jù)用戶(hù)所實(shí)現(xiàn)的不同的邏輯功能要用到不同的連線(xiàn)資源和邏輯資源，所以對(duì)于一次功能實(shí)現(xiàn)，并不是所有的 電路都要被用到，對(duì)于沒(méi)有用到的選擇器，其輸出仍為初始上電時(shí)的固定狀態(tài)不會(huì)改變，因此不會(huì)有額外的功耗，而用到的選擇器其功能可以正常實(shí)現(xiàn)。
權(quán)利要求
1.ー種具有確定輸出狀態(tài)的選擇器電路，其特征在于，一路選擇器，包括一傳輸門(mén)，一反相器，一 PMOS上拉管；控制電路輸出的一個(gè)控制位控制傳輸門(mén)的NMOS管的柵極，該控制位接反相器輸出控制傳輸門(mén)PMOS管的柵極，傳輸門(mén)的輸入端接數(shù)據(jù)信號(hào)；PM0S上拉管的柵極與控制位相連，源級(jí)接電源端vdd,漏極接傳輸門(mén)的輸出端。
2.根據(jù)權(quán)利要求I所述的具有確定輸出狀態(tài)的選擇器電路，其特征在于，多路選擇器電路，包括多個(gè)一路選擇器，多個(gè)一路選擇器的輸出端并聯(lián)作為多路選擇器的輸出端，多個(gè)一路選擇器的各PMOS上拉管串聯(lián)相接，一端PMOS上拉管的源級(jí)與電源端vdd相連，另ー端PMOS上拉管的漏極與多路選擇器的輸出端相連，兩端中間的相鄰PMOS上拉管源、漏極相接；控制位數(shù)目與一路選擇器輸入端數(shù)目、及PMOS上拉管的數(shù)目相同。
3.根據(jù)權(quán)利要求2所述的具有確定輸出狀態(tài)的選擇器電路，其特征在于，當(dāng)由n個(gè)傳輸門(mén)并行排列組成n路選擇器時(shí)，控制電路輸出的n個(gè)控制位，每位及其所對(duì)應(yīng)的反相器控制ー個(gè)傳輸門(mén)的開(kāi)關(guān)，有n個(gè)PMOS上拉管串聯(lián)，每個(gè)PMOS管的柵極與一個(gè)控制位相連；根據(jù)多路選擇器的版圖實(shí)現(xiàn)不同，從輸入端到輸出端的延時(shí)不同，將延時(shí)最長(zhǎng)的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近n路選擇器輸出端的PMOS上拉管的柵極相連，將延時(shí)最短 的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近電源端vdd的PMOS上拉管的柵極相連，串聯(lián)PMOS上拉管的柵極按從n路選擇器輸出端到電源端vdd的順序依次連接延時(shí)最長(zhǎng)到最短的傳輸門(mén)的的控制位。
4.根據(jù)權(quán)利要求2所述的具有確定輸出狀態(tài)的選擇器電路，其特征在干，n個(gè)傳輸門(mén)組成的多路選擇器，n = jX(k+l)，j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，第一列有j個(gè)傳輸門(mén)，控制電路輸出的一個(gè)控制位控制這j個(gè)傳輸門(mén)的NMOS管的柵極，該控制位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)的PMOS管的柵極，這j個(gè)傳輸門(mén)的輸入端接j個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén)的輸入端接一個(gè)數(shù)據(jù)信號(hào)，共有k列這樣的結(jié)構(gòu)，一共有(jXk)個(gè)輸入端，共需k個(gè)控制位，前一列j個(gè)傳輸門(mén)的輸出端接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出端；第(k+1)列也由j個(gè)傳輸門(mén)組成，控制電路輸出的j個(gè)控制位，姆位控制ー個(gè)傳輸門(mén)的NMOS管的柵極，每個(gè)控制位接一個(gè)反相器輸出控制傳輸門(mén)的PMOS管的柵極，第(k+1)列的傳輸門(mén)輸入端與前k列對(duì)應(yīng)位置傳輸門(mén)的輸出端相連,第(k+1)列的傳輸門(mén)的輸出端并聯(lián)在一起作為該(jXk)路選擇器的輸出端，有j個(gè)PMOS上拉管串聯(lián)，每個(gè)PMOS上拉管的柵極與第(k+1)列的j個(gè)控制位中的一位相連,一端PMOS上拉管的源級(jí)與電源端vdd相連，另一端PMOS上拉管的漏極與(jXk)路選擇器的輸出端相連，兩端中間的相鄰PMOS上拉管源、漏極相接。
5.ー種具有確定輸出狀態(tài)的選擇器電路，其特征在于，一路選擇器，包括一傳輸門(mén)，一反相器，一 NMOS下拉管；控制電路輸出的一個(gè)控制位控制傳輸門(mén)的PMOS管的柵極，該控制位接反相器輸出控制傳輸門(mén)NMOS管的柵極，傳輸門(mén)的輸入端接數(shù)據(jù)信號(hào)；NM0S下拉管的柵極與控制位相連，源級(jí)接電源端gnd,漏極接傳輸門(mén)的輸出端。
6.根據(jù)權(quán)利要求5所述的具有確定輸出狀態(tài)的選擇器電路，其特征在于，多路選擇器電路，包括多個(gè)一路選擇器，多個(gè)一路選擇器的輸出端并聯(lián)作為多路選擇器的輸出端，多個(gè)一路選擇器的各NMOS下拉管串聯(lián)相接，一端NMOS下拉管的源級(jí)與電源端gnd相連，另ー端NMOS下拉管的漏極與多路選擇器的輸出端相連，兩端中間的相鄰NMOS下拉管源、漏極相接；控制位數(shù)目與一路選擇器輸入端數(shù)目、及NMOS下拉管的數(shù)目相同。
7.根據(jù)權(quán)利要求6所述的具有確定輸出狀態(tài)的選擇器電路，其特征在于，當(dāng)由n個(gè)傳輸門(mén)并行排列組成n路選擇器時(shí)，控制電路輸出的n個(gè)控制位，每位及其所對(duì)應(yīng)的反相器控制ー個(gè)傳輸門(mén)的開(kāi)關(guān)，有n個(gè)NMOS下拉管串聯(lián)，每個(gè)NMOS下拉管的柵極與一個(gè)控制位相連；根據(jù)多路選擇器的版圖實(shí)現(xiàn)不同，從輸入端到輸出端的延時(shí)不同，將延時(shí)最長(zhǎng)的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近n路選擇器輸出端的NMOS下拉管的柵極相連，將延時(shí)最短的那條路徑上的傳輸門(mén)的控制位與版圖上最靠近電源端gnd的NMOS下拉管的柵極相連，串聯(lián)NMOS下拉管的柵極按從n路選擇器輸出端到電源端gnd的順序依次連接延時(shí)最長(zhǎng)到最短的傳輸門(mén)的控制位。
8.根據(jù)權(quán)利要求6所述的具有確定輸出狀態(tài)的選擇器電路，其特征在干，n個(gè)傳輸門(mén)組成的多路選擇器，n = jX(k+l)，j為傳輸門(mén)陣列的行數(shù)，(k+1)為傳輸門(mén)陣列的列數(shù)，第一列有j個(gè)傳輸門(mén)，控制電路輸出的一個(gè)控制位控制這j個(gè)傳輸門(mén)的PMOS管的柵極，該控制位接一個(gè)反相器輸出控制這j個(gè)傳輸門(mén)的NMOS管的柵極，這j個(gè)傳輸門(mén)的輸入端接j個(gè)數(shù)據(jù)信號(hào)，即每個(gè)傳輸門(mén)的輸入端接一個(gè)數(shù)據(jù)信號(hào)，共有k列這樣的結(jié)構(gòu)，一共有(jXk)個(gè)輸入端，共需k個(gè)控制位，前一列j個(gè)傳輸門(mén)的輸出端接下一列對(duì)應(yīng)位置的j個(gè)傳輸門(mén)的輸出端；第(k+1)列也由j個(gè)傳輸門(mén)組成，控制電路輸出的j個(gè)控制位，姆位控制ー個(gè)傳輸門(mén)的 PMOS管的柵極，每個(gè)控制位接一個(gè)反相器輸出控制傳輸門(mén)的NMOS管的柵極，第(k+1)列的傳輸門(mén)輸入端與前k列對(duì)應(yīng)位置傳輸門(mén)的輸出端相連,第(k+1)列的傳輸門(mén)的輸出端并聯(lián)在一起作為該(jXk)路選擇器的輸出端，有j個(gè)NMOS下拉管串聯(lián)，每個(gè)NMOS下拉管的柵極與第(k+1)列的j個(gè)控制位中的一位相連,一端NMOS下拉管的源級(jí)與電源端gnd相連，另一端NMOS下拉管的漏極與(jXk)路選擇器的輸出端相連，兩端中間的相鄰NMOS下拉管源、漏極相接。
全文摘要
本發(fā)明公開(kāi)了一種具有確定輸出狀態(tài)的選擇器電路，涉及集成電路技術(shù)，其一路選擇器包括傳輸門(mén)、反相器、PMOS上拉管?？刂齐娐份敵龅目刂莆唤觽鬏旈T(mén)NMOS管柵極，控制位經(jīng)反相器控制傳輸門(mén)PMOS管柵極，PMOS上拉管的柵極與控制位相接，PMOS上拉管源級(jí)接電源端vdd，漏極接傳輸門(mén)輸出端。本發(fā)明電路能確保當(dāng)所有的輸出控制位為零時(shí)，選擇器的輸出端不為浮空電平，而是通過(guò)PMOS上拉管拉至高電平，避免了輸出端所接門(mén)電路的靜態(tài)短路電流產(chǎn)生；本發(fā)明電路面積開(kāi)銷(xiāo)小、對(duì)PMOS上拉管參數(shù)要求不高，節(jié)省控制位數(shù)目，在消除靜態(tài)短路電流的同時(shí)，對(duì)芯片的性能影響很小。
文檔編號(hào)H03K17/693GK102761325SQ201110106368
公開(kāi)日2012年10月31日 申請(qǐng)日期2011年4月27日 優(yōu)先權(quán)日2011年4月27日
發(fā)明者楊海鋼, 王一 申請(qǐng)人:中國(guó)科學(xué)院電子學(xué)研究所