專利名稱：通過芯片內部穩壓器供電的數字集成電路的上電復位電路的制作方法
技術領域：
本發明涉及模擬-數字混合信號集成電路設計領域，特別是涉及一種通過芯片內部穩壓器供電的數字集成電路的上電復位(Power-On-Reset)電路。
背景技術：
在數字集成電路中，存在大量的觸發器(Flip-Flop)、寄存器之類的子電路，只有在芯片的電源電壓達到一定的水平后，這些數字子電路才能正常工作，當芯片電源電壓低于某個正常電壓值的時候，數字電路的邏輯便會引起混亂。當芯片的供電電壓加載后，會有一個上電過程，在這個過程當中，數字電路中的寄存器等子電路的狀態無法確定，需要進行復位操作，使數字電路在電源電壓達到正常水平后進入到預設的狀態中，這段初始化的復位操作需要上電復位電路來提供復位邏輯信號。目前的深亞微米半導體制造工藝可以同時提供多種耐壓的有源器件，為了提高集成度、降低制造成本，一般芯片的數字內核都盡可能的采用低壓器件，但是芯片的外部使用環境等因素限制了芯片接口的供電不能隨意降低，因此需要穩壓器來做降壓處理。現在大量的集成電路，尤其是模擬-數字混合信號集成電路，內部都是采用雙電源供電，即芯片接口為3. 3V等高電壓供電，芯片內部通過一個穩壓器(Regulator)或者其他的降壓轉換器， 產生1.8V或者其他的低電壓，給內部的數字電路(亦稱內核)等供電
參見圖1所示，傳統的上電復位電路包括電阻R1、電容Cl、施密特觸發器和反相器，電阻Rl —端連電源VDD，另一端與電容Cl 一端相連，電容Cl另一端接地VSS，電阻Rl 與電容Cl的連接點連施密特觸發器的輸入端，施密特觸發器的輸出端連反相器的輸入端， 反相器的輸出端連上電復位信號P0RB，施密特觸發器通過電源VDD和地VSS供電。傳統的上電復位電路存在以下缺點(1)對電源VDD的上電速度或者斜率敏感。這個敏感度主要由電阻Rl-電容Cl組合所產生的時間常數來決定。如果VDD的上電速度比較快，而電容Cl上的電壓來不及跟隨 VDD變化，那么可以產生如圖2所示的PORB信號(本文中的上電復位信號均是低電平有效信號)，完成上電復位操作。但是如果上電過緩，而芯片的面積限定了無法設計較大的電阻和電容，那么就有可能無法產生有效的上電復位信號P0RB，也就是說PORB會隨著VDD的上升而一直上升。(2)在上電過程中，輸出的上電復位信號PORB結束時的VDD電壓(即圖2中的上電復位結束電壓點)不可控，當上電復位信號結束時，無法保證電源電壓達到預定的正常水平。如果VDD并未達到正常水平，上電復位信號就結束，則意味著沒有成功進行復位。
發明內容
本發明的目的是為了克服上述背景技術的不足，提供一種通過芯片內部穩壓器供電的數字集成電路的上電復位電路，不僅對電源VDD_L的上電速度或者斜率不敏感，而且能夠精確設定上電復位結束時電源VDD_L的電壓點Vthr。
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本發明提供的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，包括基準源發生器、穩壓器和數字內核，所述基準源發生器通過電源VDD_H產生基準電壓VREF并輸出到穩壓器，穩壓器通過VDD_H產生與VREF成比例的電源VDD_L，輸出到數字內核，還包括均與VDD_H相連的遲滯采樣電壓比較器、濾波整形輸出電路和電平轉換器，所述遲滯采樣電壓比較器的輸入端分別連接VREF、VDD_L和復位信號P0RB_H，輸出端連接VCMP ；所述濾波整形輸出電路的輸入端連接VCMP，輸出端連接P0RB_H ；所述電平轉換器的輸入端連接 P0RB_H，輸出端連接上電復位信號P0RB_L，將所述上電復位信號P0RB_L輸入到數字內核。
在上述技術方案中，所述遲滯采樣電壓比較器包括比較器、選擇開關Kl、順次相連的電阻R2、R3和R4，所述選擇開關Kl的兩個輸入端分別連接到電阻R2、R3的連接點Vl和電阻R3、R4的連接點V2，輸出端連接比較器的負輸入端，比較器的正輸入端連接VREF，輸出端連接VCMP。在上述技術方案中，所述電阻R2 R4接在VDD_L和地VSS之間，所述比較器通過 VDD_H 禾口 VSS 供電。在上述技術方案中，所述選擇開關Kl的開關選擇控制端為PORBJL在上述技術方案中，所述選擇開關Kl采用由CMOS傳輸門構成的二選一選擇器。在上述技術方案中，所述濾波整形輸出電路包括PMOS管M4、NMOS管M5、電容C2、 施密特觸發器和反相器，所述PMOS管M4的柵極和NMOS管M5的柵極均與VCMP相連，PMOS 管M4的漏極和NMOS管M5的漏極相連，節點為VCHG，電容C2連接在VCHG和地VSS之間； 所述施密特觸發器的輸入端與VCHG相連，輸出端與所述反相器的輸入端相連，反相器的輸出端連接PORBJL在上述技術方案中，所述濾波整形輸出電路還包括恒流源Il和12，所述PMOS管 M4的源極通過恒流源Il與VDD_H相連，所述NMOS管M5的源極通過恒流源12與地VSS相連，所述施密特觸發器通過VDD_H和地VSS供電。在上述技術方案中，所述濾波整形輸出電路還包括兩個電阻，所述PMOS管M4的源極通過一個電阻與VDD_H相連，所述NMOS管M5的源極通過另一個電阻與地VSS相連，所述施密特觸發器通過VDD_H和地VSS供電。在上述技術方案中，所述電平轉換器包括PMOS管M1、NM0S管M2 M3和電阻R5， 所述PMOS管Ml的柵極和NMOS管M2的柵極均與P0RB_H相連，PMOS管Ml的漏極和NMOS管 M2的漏極相連，再連接到NMOS管M3的柵極，NMOS管M3的漏極與電阻R5的一端相連，節點為上電復位信號P0RB_L。在上述技術方案中，所述PMOS管Ml的源極與VDD_H相連，NMOS管M2 M3的源極均接地VSS，電阻R5的另一端與VDD_L相連。與現有技術相比，本發明的優點如下(1)對電源VDD_H和VDD_L的上電速度或者斜率均不敏感。一般在上電過程中， VREF很快就能跟隨VDD_H上升，并且達到VRFE的穩定電壓，而且VREF穩定所需的最低VDD_ H電壓點一般會比VDD_L穩定所需的最低VDD_H電壓點要低。VDD_L本身也是要通過VREF 作為參考電壓來產生，只有VREF穩定了，VDD_L才可能穩定；其次，VDD_L 一般都有數字內核作為負載，在上電過程中也會從抽取電流，減慢其電壓上升的速度；另外，VDD_L 是由芯片內部的穩壓器或者電壓轉換器產生，一般會在片外接到一個大的濾波電容CL0AD，所以VDD_L上升的速度相對于VREF很慢，遲滯采樣電壓比較器能可靠的工作，檢測出VDD_ L相對于VREF的高低變化情況。(2)能夠精確設定上電復位結束時電源VDD_L的電壓點Vthr，Vthr = VREF* [ (R2+R3+R4) / (R4)]，只要合理選取電阻R2、R3、R4的阻值，就能夠任意設定數字內核所需的安全工作電壓，從而保證上電復位有效。
圖1是傳統上電復位電路的電路圖；圖2是傳統上電復位電路主要信號的波形示意圖；圖3是本發明實施例的電路圖；圖4是本發明實施例中遲滯采樣電壓比較器的電路圖；圖5是本發明實施例中濾波整形輸出電路的電路圖；圖6是本發明實施例中電平轉換器的電路圖；圖7是本發明實施例主要信號的波形示意圖。
具體實施例方式下面結合附圖及實施例對本發明作進一步的詳細描述。參見圖3所示，本發明實施例提供的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，包括基準源發生器、穩壓器、，以及均與VDD_H相連的遲滯采樣電壓比較器、 濾波整形輸出電路和電平轉換器。圖3中的虛線框示出了目前數字集成電路和數模混合信號集成電路的主要供電方式基準源發生器通過電源VDD_H產生基準電壓VREF并輸出到穩壓器，穩壓器通過 VDD_H產生與VREF成比例的低電壓電源VDD_L，輸出到，VDD_L即是的電源。圖3中的實線框示出了本發明實施例所設計的上電復位電路遲滯采樣電壓比較器的輸入端分別連接VREF、VDD_L和復位信號P0RB_H，輸出端連接VCMP(VCMP是遲滯采樣電壓比較器的輸出，遲滯采樣電壓比較器會比較其正極和負極輸入端的電壓，做出邏輯判斷)；所述濾波整形輸出電路的輸入端連接VCMP，輸出端連接 P0RB_H ；所述電平轉換器的輸入端連接P0RB_H，輸出端連接上電復位信號P0RB_L，將所述上電復位信號P0RB_L輸入到。CLOAD表示芯片內部或者外部連接到VDD_L上的負載電容。參見圖4所示，遲滯采樣電壓比較器包括比較器、選擇開關K1、順次相連的電阻 R2、R3和R4，所述選擇開關Kl的兩個輸入端分別連接到電阻R2、R3的連接點Vl和電阻R3、 R4的連接點V2，輸出端連接比較器的負輸入端，比較器的正輸入端連接VREF，輸出端連接 VCMP。電阻R2 R4接在VDD_L和地VSS之間，所述比較器通過VDD_H和VSS供電。選擇開關Kl采用由CMOS傳輸門構成的二選一選擇器，其開關選擇控制端為PORBJL參見圖5所示，濾波整形輸出電路包括PMOS管M4、NM0S管M5、恒流源Il 12、電容C2、施密特觸發器和反相器，PMOS管M4的柵極和NMOS管M5的柵極均與VCMP相連，PMOS 管M4的漏極和NMOS管M5的漏極相連，節點為VCHG，電容C2連接在VCHG和地VSS之間。 PMOS管M4的源極通過恒流源Il與VDD_H相連，NMOS管M5的源極通過恒流源12與地VSS相連，施密特觸發器通過VDD_H和地VSS供電。施密特觸發器的輸入端與VCHG相連，輸出端與反相器的輸入端相連，反相器的輸出端連接PORBJL上述濾波整形輸出電路中的恒流源Il 12還可以替換成兩個電阻，即PMOS管M4 的源極通過一個電阻與VDD_H相連，NMOS管M5的源極通過另一個電阻與地VSS相連。參見圖6所示，電平轉換器包括PMOS管Ml、NMOS管M2 M3和電阻R5，所述PMOS 管Ml的柵極和匪OS管M2的柵極均與P0RB_H相連，PMOS管Ml的源極與VDD_H相連，PMOS 管Ml的漏極和匪OS管M2的漏極相連，再連接到匪OS管M3的柵極，NMOS管M2 M3的源極均接地VSS。NMOS管M3的漏極與電阻R5的一端相連，節點為上電復位信號P0RB_L，電阻 R5的另一端與VDD_L相連。本發明實施例的原理詳細闡述如下 參見圖3所示，在目前具有的芯片中，一般都集成有基準源發生器和穩壓器(或者其他電壓轉換器)，它們的主要功能如下基準源發生器可以通過VDD_H供電，自主產生電壓參考基準源VREF或者電流基準源，VREF基本不受VDD_H、溫度以及工藝變化的影響。穩壓器主要用來把芯片外部的電壓VDD_H轉換成為芯片內部數字內核可以正常工作的電壓 VDD_L。一般的實現方式有LDO和降壓轉換器等。圖3中所示的穩壓器利用VREF作為電壓參考基準源，使得VDD_L= α ^VREF, α是一個常數，在設計芯片時根據實際需要選定。本發明實施例的主要信號在上電過程中的波形參見圖7所示，一般在上電過程中，VREF很快就能跟隨VDD_H上升，并且達到VRFE的穩定電壓。然而VDD_L本身是要通過VREF作為參考電壓來產生，只有VREF穩定了，VDD_L才可能穩定；其次，VDD_L 一般都有數字內核作為負載，在上電過程中數字電路會從VDD_L中抽取電流，減慢VDD_L&上電速度；另外，VDD_L由芯片內部的穩壓器或者電壓轉換器產生，一般會在片外接到一個大的濾波電容CL0AD，所以VDD_L上升的速度相對于VREF很慢。本發明實施例利用這個特點，將 VREF和VDD_L的一個比例采樣電壓i3*VDD_L(i3是一個常數，根據數字電路可以接受的最低復位結束電壓Vthr來計算得到)進行比較，如果β *VDD_L低于VREF，則要求進行復位操作，產生一個復位信號給數字電路，給這個信號取名P0RB_L，為低電平有效邏輯信號。如果 i3*VDD_L高于VREF，說明VDD_L已經上升到了可以允許內核數字電路正常工作的水平，則停止復位，P0RB_L變為高電平(高電平是VDD_L)。本發明實施例中P0RB_L的產生需要用到圖3所示的三個主要功能模塊遲滯采樣電壓比較器、濾波整形輸出電路和電平轉換器。參見圖4所示，遲滯采樣電壓比較器中的Vl和V2是通過電阻R2、R3和R4對VDD_ L進行比例采樣的電壓信號，其中，Vl = [ (R3+R4)/(R2+R3+R4)]*VDD_1 ；V2 = [(R4)/(R2+R3+R4)]*VDD_L。選擇開關Kl是二選一的模擬開關，選擇Vl或者V2連接到比較器的負輸入端，復位信號P0RB_H(高電平是VDD_H)來對這個選擇開關Kl進行選擇控制。比較器的正輸入端連到VREF。本發明實施例在上電復位過程中的具體工作原理是在初始化上電初期，VDD_L還很低，VREF比遲滯采樣電壓比較器中Vl和V2的電壓都要高，無論P0RB_H為高電平或低電平，比較器都會是高電平輸出VCMP。這個高電平的VCMP經過后續的濾波整形輸出模塊，可以得到一個確定為低電平的P0RB_H信號(這個信號經過電平轉換器得到P0RB_L信號)。這時連到比較器負輸入端的是V2。隨著VDD_L&上升， V2會等于或高于VREF，從而使比較器翻轉，VCMP跳低，參見圖7所示，將這個時刻的VDD_L 的電壓記為Vthr，通過簡單的計算可以得到Vthr的值因為[(R4)/(R2+R3+R4)]*Vthr = VREF，所以Vthr = VREF*[(R2+R3+R4)/(R4)]。VCMP跳低，即表示復位可以停止，VDD_L已經達到正常工作的水平。VCMP再次通過濾波整形輸出電路，得到一個高電平的P0RB_H信號， 選擇開關Kl被選擇到VI。因為Vl比V2還高，所以比較器的輸出VCMP被牢牢地鎖定到了低電平，不會發生誤判。參見圖5所示，濾波整形輸出電路中，VCMP如果為低電平，那么NMOS管M5關閉， PMOS管M4打開，VDD_H通過恒流源Il (或者一個電阻)對電容C2充電，VCHG的電壓升高； 反之，如果VCMP為高電平，那么NMOS管M5打開，PMOS管M4關閉，電容C2通過恒流源12 (或者一個電阻)對VSS放電，VCHG的電壓降低。參見圖7所示，上電過程中，VCMP先為高電平，跟隨VDD_L電壓變化，VCHG被放電到VSS，施密特觸發器輸出高電平，經過一級反相器整形，P0RB_H輸出為低電平，對復位。當 VDD_L達到了的安全工作電壓后，VCMP跳低，VCHG開始被充電，電壓上升，當VCHG達到施密特觸發器的上升沿觸發電平Vtr時，施密特觸發器觸發輸出低電平，經過一級反相器整形， P0RB_H輸出高電平，復位結束。濾波整形輸出電路的濾波功能體現在當VDD_L上升到Vthr附近時，V2與VREF差不多，這時遲滯采樣電壓比較器中的比較器翻轉狀態可能會發生不確定性的快速反復，因此需要濾波整形輸出電路對比較器的輸出進行濾波處理，得到一個確定和穩定的輸出。施密特觸發器的特性是輸入信號的上升沿觸發電平Vtr和下降沿觸發電平Vtf不同，一般是上升沿觸發電平高，下降沿觸發電平低，這兩個觸發電平的差就是VCHG的濾波范圍，也即是說，只要VCHG在這個范圍內，觸發器的狀態都不會發生改變。參見圖5所示，如果選取較小的恒流源(或者較大的電阻值)，選取較大的C2電容值，C2的充電步長就小，那么VCMP 的快速反復對VCHG的電壓的改變有限，一般不會超出Vtr和Vtf的范圍。P0RB_H是采用VDD_H供電的模擬電路產生的邏輯信號，是VDD_H的工作電壓。數字內核所使用的電源是經過穩壓器或者電壓轉換器所產生的VDD_L電壓，因此上電復位信號也須是這個電壓范圍的信號，因此需要通過電平轉換器將P0RB_H轉換成P0RB_L。參見圖6所示，PMOS管Ml和匪OS管M2構成一個VDD_H供電的CMOS反相器，該 CMOS反相器的輸出接匪OS管M3的柵極，NMOS管M3和電阻R5構成一個VDD_L供電的反相器，并輸出P0RB_L，具體波形參見圖7所示。顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍之內，則本發明也意圖包含這些改動和變型在內。本說明書中未作詳細描述的內容屬于本領域專業技術人員公知的現有技術。
權利要求
1.一種通過芯片內部穩壓器供電的數字集成電路的上電復位電路，包括基準源發生器、穩壓器和數字內核，所述基準源發生器通過電源VDD_H產生基準電壓VREF并輸出到穩壓器，穩壓器通過VDD_H產生與VREF成比例的電源VDD_L，輸出到數字內核，其特征在于 還包括均與VDD_H相連的遲滯采樣電壓比較器、濾波整形輸出電路和電平轉換器，所述遲滯采樣電壓比較器的輸入端分別連接VREF、VDD_L和復位信號P0RB_H，輸出端連接VCMP ； 所述濾波整形輸出電路的輸入端連接VCMP，輸出端連接P0RB_H ；所述電平轉換器的輸入端連接P0RB_H，輸出端連接上電復位信號P0RB_L，將所述上電復位信號P0RB_L輸入到數字內核。
2.如權利要求1所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述遲滯采樣電壓比較器包括比較器、選擇開關K1、順次相連的電阻R2、R3和 R4，所述選擇開關Kl的兩個輸入端分別連接到電阻R2、R3的連接點Vl和電阻R3、R4的連接點V2，輸出端連接比較器的負輸入端，比較器的正輸入端連接VREF，輸出端連接VCMP。
3.如權利要求2所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述電阻R2 R4接在VDD_L和地VSS之間，所述比較器通過VDD_H和VSS供 H1^ ο
4.如權利要求2或3所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述選擇開關Kl的開關選擇控制端為PORBJL
5.如權利要求2或3所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述選擇開關Kl采用由CMOS傳輸門構成的二選一選擇器。
6.如權利要求1所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述濾波整形輸出電路包括PMOS管M4、NMOS管M5、電容C2、施密特觸發器和反相器，所述PMOS管M4的柵極和NMOS管M5的柵極均與VCMP相連，PMOS管M4的漏極和NMOS 管M5的漏極相連，節點為VCHG，電容C2連接在VCHG和地VSS之間；所述施密特觸發器的輸入端與VCHG相連，輸出端與所述反相器的輸入端相連，反相器的輸出端連接PORBJL
7.如權利要求6所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述濾波整形輸出電路還包括恒流源Il和12，所述PMOS管M4的源極通過恒流源Il與VDD_H相連，所述NMOS管M5的源極通過恒流源12與地VSS相連，所述施密特觸發器通過VDD_H和地VSS供電。
8.如權利要求6所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述濾波整形輸出電路還包括兩個電阻，所述PMOS管M4的源極通過一個電阻與 VDD_H相連，所述NMOS管M5的源極通過另一個電阻與地VSS相連，所述施密特觸發器通過 VDD_H和地VSS供電。
9.如權利要求1所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路，其特征在于所述電平轉換器包括PMOS管M1、NM0S管M2 M3和電阻R5，所述PMOS管Ml的柵極和NMOS管M2的柵極均與P0RB_H相連，PMOS管Ml的漏極和NMOS管M2的漏極相連， 再連接到NMOS管M3的柵極，NMOS管M3的漏極與電阻R5的一端相連，節點為上電復位信號 P0RB_L。
10.如權利要求9所述的通過芯片內部穩壓器供電的數字集成電路的上電復位電路， 其特征在于所述PMOS管Ml的源極與VDD_H相連，NMOS管M2 M3的源極均接地VSS，電阻R5的另一端與VDD_L相連。
全文摘要
本發明公開了一種通過芯片內部穩壓器供電的數字集成電路的上電復位電路，包括基準源發生器、穩壓器、數字內核、均與VDD_H相連的遲滯采樣電壓比較器、濾波整形輸出電路和電平轉換器，基準源發生器通過VDD_H產生VREF給穩壓器，穩壓器通過VDD_H產生與VREF成比例的VDD_L給數字內核；遲滯采樣電壓比較器輸入連VREF、VDD_L和PORB_H，輸出連VCMP；濾波整形輸出電路輸入連VCMP，輸出連PORB_H；電平轉換器輸入連PORB_H，輸出連PORB_L，PORB_L輸入數字內核。本發明對VDD_H和VDD_L的上電速度或斜率均不敏感，能精確設定上電復位結束時VDD_L的電壓。
文檔編號H03K17/22GK102291109SQ20111009579
公開日2011年12月21日 申請日期2011年4月18日 優先權日2011年4月18日
發明者秦大威 申請人:烽火通信科技股份有限公司