專利名稱：一種d類放大器的輸出級電路的制作方法
技術領域：
本發明涉及電路領域中的功率放大器，特別是涉及一種D類放大器的輸出級電路。
背景技術：
功率放大器，是利用三極管的放大作用，將電源的功率轉換為按照輸入信號變化的電流。三極管的放大作用的原理為三極管的集電極電流永遠是基極電流的β倍，β是三極管的交流放大倍數，應用這一點，若將小信號注入基極，則集電極流過的電流會等于基極電流的β倍，然后將這個信號用隔直電容隔離出來，就得到了電流(或電壓)是原先的 β倍的大信號。利用三極管的這種放大作用。經過不斷的電流及電壓放大，就完成了功率放大。D類放大器，是通過控制開關單元的0N/0FF，驅動揚聲器的放大器。目前，在互補金屬氧化物半導體制造工藝中，D類功率放大器的輸出級電路采用一個NMOS(N溝道金屬氧化物半導體三極管)和一個PMOS (P溝道金屬氧化物半導體三極管)組成，其柵極電壓由 VSS(接地點)，VDD(工作電壓)的數字信號驅動；為了達到設計要求的輸出功率，輸出級電路的導通電阻必需很小，因此輸出級電路需要很大的芯片面積，經濟成本高。
發明內容
本發明的目的是提供一種D類放大器的輸出級電路，能夠減小輸出級電路的芯片面積，降低D類放大器的成本。為了實現上述目的，本發明提供了一種D類放大器的輸出級電路，包括零閾值^OS,所述零閾值匪OS的源極接地；零閾值PM0S，所述零閾值PMOS的漏極連接所述零閾值NMOS的漏極，形成輸出端；第一控制電路，連接所述零閾值NMOS的柵極，用于根據第一時鐘控制信號，提供第一正電壓，使所述零閾值NMOS截止；根據所述第一時鐘控制信號，提供負電壓，使所述零閾值NMOS導通；第二控制電路，連接所述零閾值PMOS的柵極，用于根據第二時鐘控制信號，提供低于電源電壓的第二正電壓，使所述零閾值PMOS導通；根據所述第二時鐘控制信號，提供高于所述電源電壓的第三正電壓，使所述零閾值PMOS截止。優選地，上述的輸出級電路中，所述第一控制電路包括第一電壓輸入端，用于輸入第一設定電壓；第一信號輸入端，用于輸入所述第一時鐘控制信號；PM0S，所述PMOS的柵極連接所述第一信號輸入端，所述PMOS的漏極連接所述第一電壓輸入端，所述PMOS的源極連接所述零閾值NMOS的柵極；所述PMOS的柵極通過第一反相器和第一電容連接所述零閾值NMOS的柵極。優選地，上述的輸出級電路中，所述第一信號輸入端與所述PMOS的柵極之間設置有第一緩沖器。優選地，上述的輸出級電路中，所述第一設定電壓為2. 5V。優選地，上述的輸出級電路中，所述第二控制電路包括第二電壓輸入端，用于輸入第二設定電壓；第二信號輸入端，用于輸入所述第二時鐘控制信號；NM0S，所述NMOS的柵極連接所述第二信號輸入端，所述NMOS的源極連接所述第二電壓輸入端，所述NMOS的漏極連接所述零閾值PMOS的柵極；所述NMOS的柵極通過第二反相器和第二電容連接所述零閾值PMOS的柵極。優選地，上述的輸出級電路中，所述第二信號輸入端與所述NMOS的柵極之間設置
有第二緩沖器。優選地，上述的輸出級電路中，所述第二設定電壓為0. 5V。本發明存在以下技術效果1)本發明使用Native MOSFET作為D類功率放大器的輸出級器件，從而用小的面積實現相同要求的導通電阻，相對于普通MOS而言，大大減小了芯片面積，降低了成本。如果采用相同的芯片面積，那么本發明可以提高D類功率放大器的輸出功率。2)本發明第一控制電路能產生一個負電壓關斷Native NM0SFET，設計簡單，容易實現，節約成本。3)本發明第二控制電路能產生一個高于電源電壓關斷Native PM0SFET。，設計簡單，容易實現，節約成本。
圖1為本發明實施例提供的D類放大器的輸出級電路的結構圖；圖2為本發明實施例提供的第一、第二控制電路的結構具體實施例方式為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合附圖對具體實施例進行詳細描述。圖1為本發明實施例提供的D類放大器的輸出級電路的結構圖，如圖1所示，D類放大器的輸出級電路包括零閾值匪OS 110，所述零閾值匪OS 110的源極111接地；零閾值PMOS 120，所述零閾值PMOS 120的漏極122連接所述零閾值NMOS的漏極 112，形成輸出端300 ；第一控制電路210，連接所述零閾值NMOS的柵極113，用于根據第一時鐘控制信號，提供第一正電壓，使所述零閾值NMOS 110截止；根據所述第一時鐘控制信號，提供負電壓，使所述零閾值NMOSl 10導通；第二控制電路220，連接所述零閾值PMOS的柵極123，用于根據第二時鐘控制信號，提供低于電源電壓的第二正電壓，使所述零閾值PMOS 120導通；根據所述第二時鐘控制信號，提供高于所述電源電壓的第三正電壓，使所述零閾值PMOS 120截止。其中，零閾值NMOS、零閾值PMOS都是零閾值MOS (Native MOSFET，0閾值或者低閾值場效應晶體管)，零閾值MOS具有較小的門限電壓Vi，在D類放大器的輸出級電路中，輸出電流I與(V-Vi)2以及S成正比關系，其中V為輸出電壓，S為芯片面積。因此，在I、V固定的情況下，減小Vi，增大了(V-Vi)2項的值，也就是減小了 S的值。因此，本發明實施例采用門限電壓Vi小的零閾值M0S，在I、V固定下減小了 S，相當于用小的面積實現相同要求的導通電阻，相對于普通MOS而言，大大減小了芯片面積，降低了成本。其中，第一控制電路210，第二控制電路220的功能，可以通過普通的電路器件實現，也可以通過各種功能芯片實現，圖2為本發明實施例提供的第一、第二控制電路的結構圖，如圖2所示所述第一控制電路210包括第一電壓輸入端，用于輸入第一設定電壓；第一信號輸入端PH1，用于輸入所述第一時鐘控制信號； PMOS Ml，所述PMOS Ml的柵極連接所述第一信號輸入端PHl，所述PMOS的漏極連接所述第一電壓輸入端，所述PMOS Ml的源極連接所述零閾值NMOS的柵極；所述PMOS Ml的柵極通過第一反相器211和第一電容Cl連接所述零閾值NMOS的柵極。所述第一信號輸入端PHl與所述PMOS Ml的柵極之間設置有第一緩沖器212。所述第一設定電壓為2V-3V，例如2. 5V。如圖2所示所述第二控制電路220包括第二電壓輸入端，用于輸入第二設定電壓；第二信號輸入端PH2，用于輸入所述第二時鐘控制信號；NMOS M2，所述NMOS M2的柵極連接所述第二信號輸入端PH2，所述NMOS M2的源極連接所述第二電壓輸入端，所述NMOS M2的漏極連接所述零閾值PMOS的柵極；所述NMOS M2的柵極通過第二反相器221和第二電容C2連接所述零閾值PMOS的柵極。第二信號輸入端PH2與所述NMOS M2的柵極之間設置有第二緩沖器222。所述第二設定電壓可以為0. 2-0. 8V，例如選擇為0. 5V。工作過程舉例如下當PHl為“0”時，PMOS Ml導通，Native NMOS的柵極A點電壓為2. 5V，驅動Native NMOS導通，B點電壓為電源電壓VDD，這里假設VDD = 3V，即B點電壓等于3V ；PHl為“ 1 ” 時，Ml截止，B點電壓為0V，由于電容Cl的作用，Native NMOS的柵極A點電壓為-0. 5V，使得Native NMOS截止；這里可以根據工藝中Native NMOS的閾值電壓V th適當調節A點的初始電壓值，可以高于2. 5V或者低于2. 5V。驅動Native PMOS的電路的工作原理與之類似；當PH2為“ 1 ”時，匪OS M2導通， Native PMOS的柵極C點電壓為0. 5V，驅動Native PMOS導通，D點電壓為OV ；PHl為“0” 時，M2截止，D點電壓為3V，由于電容C2的作用，Native PMOS的柵極C點電壓為3. 5V，使得Native PMOS截止；這里可以根據工藝中Native PMOS的閾值電壓Vth適當調節C點的初始電壓值，可以高于0. 5V或者低于0. 5V。可見，本發明實施例利用Native MOSFET作為D類功率放大器的輸出級器件，根據工藝的不同，適當選取柵源電壓-Vgs，結果，Native MOSFET可以用小的面積實現相同要求的導通電阻，從而在符合設計要求的同時節省成本。由上可知，本發明實施例具有以下優勢1)本發明使用Native MOSFET作為D類功率放大器的輸出級器件，從而用小的面積實現相同要求的導通電阻，相對于普通MOS而言，大大減小了芯片面積，降低了成本。如果采用相同的芯片面積，那么本發明可以提高D類功率放大器的輸出功率。2)本發明第一控制電路能產生一個負電壓關斷Native NM0SFET，設計簡單，容易實現，節約成本。3)本發明第二控制電路能產生一個高于電源電壓關斷Native PM0SFET。，設計簡單，容易實現，節約成本。以上所述僅是本發明的優選實施方式，應當指出，對于本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護范圍。
權利要求
1.一種D類放大器的輸出級電路，其特征在于，包括零閾值NM0S，所述零閾值NMOS的源極接地；零閾值PM0S，所述零閾值PMOS的漏極連接所述零閾值NMOS的漏極，形成輸出端；第一控制電路，連接所述零閾值NMOS的柵極，用于根據第一時鐘控制信號，提供第一正電壓，使所述零閾值NMOS截止；根據所述第一時鐘控制信號，提供負電壓，使所述零閾值 NMOS導通；第二控制電路，連接所述零閾值PMOS的柵極，用于根據第二時鐘控制信號，提供低于電源電壓的第二正電壓，使所述零閾值PMOS導通；根據所述第二時鐘控制信號，提供高于所述電源電壓的第三正電壓，使所述零閾值PMOS截止。
2.根據權利要求1所述的輸出級電路，其特征在于，所述第一控制電路包括第一電壓輸入端，用于輸入第一設定電壓；第一信號輸入端，用于輸入所述第一時鐘控制信號；PM0S，所述PMOS的柵極連接所述第一信號輸入端，所述PMOS的漏極連接所述第一電壓輸入端，所述PMOS的源極連接所述零閾值NMOS的柵極；所述PMOS的柵極通過第一反相器和第一電容連接所述零閾值NMOS的柵極。
3.根據權利要求2所述的輸出級電路，其特征在于，所述第一信號輸入端與所述PMOS 的柵極之間設置有第一緩沖器。
4.根據權利要求2所述的輸出級電路，其特征在于，所述第一設定電壓為2.5V。
5.根據權利要求1所述的輸出級電路，其特征在于，所述第二控制電路包括第二電壓輸入端，用于輸入第二設定電壓；第二信號輸入端，用于輸入所述第二時鐘控制信號；NM0S，所述NMOS的柵極連接所述第二信號輸入端，所述NMOS的源極連接所述第二電壓輸入端，所述NMOS的漏極連接所述零閾值PMOS的柵極；所述NMOS的柵極通過第二反相器和第二電容連接所述零閾值PMOS的柵極。
6.根據權利要求5所述的輸出級電路，其特征在于，所述第二信號輸入端與所述NMOS 的柵極之間設置有第二緩沖器。
7.根據權利要求6所述的輸出級電路，其特征在于，所述第二設定電壓為0.5V。
全文摘要
本發明提供一種D類放大器的輸出級電路，包括零閾值NMOS，源極接地；零閾值PMOS，漏極連接所述零閾值NMOS的漏極，形成輸出端；第一控制電路，連接所述零閾值NMOS的柵極，用于根據第一時鐘控制信號，提供第一正電壓，使所述零閾值NMOS截止；根據所述第一時鐘控制信號，提供負電壓，使所述零閾值NMOS導通；第二控制電路，連接所述零閾值PMOS的柵極，用于根據第二時鐘控制信號，提供低于電源電壓的第二正電壓，使所述零閾值PMOS導通；根據所述第二時鐘控制信號，提供高于所述電源電壓的第三正電壓，使所述零閾值PMOS截止。本發明能夠減小輸出級電路的芯片面積，降低D類放大器的成本。
文檔編號H03F3/217GK102185569SQ201110086618
公開日2011年9月14日 申請日期2011年4月7日 優先權日2011年4月7日
發明者吳杰 申請人:北京中星微電子有限公司