專利名稱：半導體存儲裝置的占空比校正電路的制作方法
技術領域：
本發明涉及半導體集成電路，更具體而言涉及應用在半導體存儲裝置中的占空比校正電路。
背景技術：
半導體存儲裝置從外部接收時鐘并與輸入的時鐘同步地操作。如果從外部輸入的時鐘的占空比不正確，則半導體存儲裝置難以正常操作。因此，為了避免從外部輸入的時鐘的占空比變得不準確的情形，設計了一種用于校正時鐘的占空比的電路并將其應用在半導體存儲裝置中。總體來說，用于在半導體存儲裝置中校正時鐘的占空比的電路被稱為占空比校正電路。當半導體存儲裝置以高速操作時，輸入高頻外部時鐘。就這點而言，為了確保以高速操作的半導體存儲裝置的穩定操作，必須確保用于校正時鐘的占空比的占空比校正電路的操作穩定性。此外，為了符合半導體存儲裝置向低功耗和高面積效率的發展趨勢，在本技術領域中需要一種能夠降低功耗并具有提高的面積效率的占空比校正電路。
發明內容
本文描述了一種半導體存儲裝置的占空比校正電路，所述占空比校正電路即使在高頻時鐘的情況下仍能夠確保穩定的占空比校正操作，降低功耗并提高面積效率。在本發明的一個實施例中，一種半導體存儲裝置的占空比校正電路包括占空比校正單元，被配置為響應于占空比校正范圍控制信號來確定占空比校正范圍，響應于占空比校正碼來將輸入時鐘的占空比校正為落在所確定的占空比校正范圍內，并產生占空比校正時鐘；占空比檢測單元，被配置為檢測占空比校正時鐘的占空比，并輸出占空比信息；以及占空比校正碼發生單元，被配置為基于占空比信息來產生占空比校正碼。在本發明的另一個實施例中，一種半導體存儲裝置的占空比校正電路包括占空比檢測單元，被配置為檢測占空比校正時鐘的占空比，并將第一占空比檢測信號或第二占空比檢測信號使能；占空比校正碼發生單元，被配置為響應于第一占空比檢測信號和第二占空比檢測信號來增加和減少占空比校正碼的碼值；以及占空比校正單元，被配置為通過將時鐘延遲而產生延遲時鐘，響應于時鐘和占空比校正碼來將用于確定公共節點的電壓電平的第一上拉驅動力和第一下拉驅動力傳送至公共節點，響應于延遲時鐘和占空比校正碼來將用于確定公共節點的電壓電平的第二上拉驅動力和第二下拉驅動力傳送至公共節點， 并通過驅動公共節點的電壓來產生占空比校正時鐘。在本發明的另一個實施例中，一種半導體存儲裝置的占空比校正電路包括占空比校正范圍設置部，被配置為將時鐘延遲并產生延遲時鐘；公共節點電壓確定部，被配置為在時鐘與延遲時鐘的電平彼此相同時響應于上拉驅動力和下拉驅動力中的一個來確定公共節點的電壓電平，而在時鐘與延遲時鐘的電平彼此不同時基于占空比校正碼并響應于上拉驅動力和下拉驅動力這兩者來確定公共節點的電壓電平；以及驅動器，被配置為驅動公共節點的電壓電平并輸出占空比校正時鐘。
結合附圖來描述本發明的特征、方面和實施例，在附圖中圖1是示意性地說明根據本發明的一個實施例的半導體存儲裝置的占空比校正電路的結構圖；圖2是示意性地說明圖1所示的占空比校正單元的結構圖；圖3是示意性地說明2圖所示的占空比校正范圍設置部的結構圖；圖4是示意性地說明圖2所示的占空比校正操作執行部的結構圖；圖5是示意性地說明圖4所示的固定驅動部件的結構圖；以及圖6是解釋根據本發明的所述實施例的半導體存儲裝置的占空比校正電路的操作的時序圖。
具體實施例方式下面將參照附圖通過示例性實施例來描述根據本發明的半導體存儲裝置的占空比校正電路。圖1是示意性地說明根據本發明的一個實施例的半導體存儲裝置的占空比校正電路的結構圖。參見圖1，根據本發明的一個實施例的半導體存儲裝置的占空比校正電路包括占空比檢測單元100、占空比校正碼發生單元200和占空比校正單元300。占空比檢測單元100被配置為檢測占空比校正時鐘CLK_dcc的占空比，并輸出占空比信息DETH和DETL。占空比信息DETH和DETL包括第一占空比檢測信號DETH和第二占空比檢測信號DETL。例如，當在占空比校正時鐘CLK_dcc的高電平持續時間和低電平持續時間之中所述高電平持續時間比所述低電平持續時間長時，占空比檢測單元100將第一占空比檢測信號DETH使能。另一方面，當在占空比校正時鐘CLK_dcc的高電平持續時間和低電平持續時間之中所述低電平持續時間比所述高電平持續時間長時，占空比檢測單元100 將第二占空比檢測信號DETL使能。占空比校正碼發生單元200被配置為基于占空比信息DETH和DETL來產生占空比校正碼DCC_cOde<0:4>。換言之，占空比校正碼發生單元200響應于占空比信息DETH和 DETL來增加或減少占空比校正碼DCC_code<0 4>的碼值。例如，如果輸入的是這樣的信息， 即在占空比校正時鐘CLK_dcc的高電平持續時間和低電平持續時間之中所述低電平持續時間比所述高電平持續時間長，也就是說，如果第二占空比檢測信號DETL被使能，則占空比校正碼發生單元200增加占空比校正碼DCC_cOde<0:4>的碼值。此外，如果輸入的是這樣的信息，即占空比校正時鐘CLK_dcc的高電平持續時間比占空比校正時鐘CLK_dcc的低電平持續時間長，也就是說，如果第一占空比檢測信號DETH被使能，則占空比校正碼發生單元200減少占空比校正碼DCC_code<0:4>的碼值。
占空比校正單元300被配置為響應于占空比校正范圍控制信號DCCrange_Ctrl 來確定占空比校正范圍，將輸入的時鐘CLK的占空比校正為落在基于占空比校正碼DCC_ code<0 4>所確定的占空比校正范圍之內，并產生占空比校正時鐘CLK_dcc。圖2是示意性地說明圖1所示的占空比校正單元的結構圖。參見圖2，占空比校正單元300包括占空比校正范圍設置部310和占空比校正操作執行部320。占空比校正范圍設置部310被配置為響應于占空比校正范圍控制信號DCCrange_ ctrl來確定占空比校正范圍。例如，占空比校正范圍設置部310響應于占空比校正范圍控制信號DCCrange_Ctrl來確定延遲時間，將時鐘CLK延遲預定的延遲時間，并產生延遲時鐘 CLK_cL占空比校正操作執行部320被配置為基于占空比校正碼DCC_cOde<0:4>來將輸入時鐘CLK的占空比校正為落在所確定的占空比校正范圍之內，并產生占空比校正時鐘CLK_ dcc。例如，占空比校正操作執行部320基于占空比校正碼DCC_cOde<0:4>來產生在時鐘 CLK的轉變時刻與延遲時鐘CLK_d的轉變時間之間轉變的占空比校正時鐘CLK_dcc。也就是說，占空比校正操作執行部320基于占空比校正碼DCC_cOde<0:4>來產生占空比校正時鐘CLK_dcc，所述占空比校正時鐘CLK_dcc具有處在時鐘CLK的上升沿與延遲時鐘CLK_d的上升沿之間的上升沿和處在時鐘CLK的下降沿與延遲時鐘CLK_d的下降沿之間的下降沿。圖3是示意性地說明圖2所示的占空比校正范圍設置部的結構圖。參見圖3，占空比校正范圍設置部310包括第一延遲級311、第二延遲級312和選擇級313。第一延遲級311被配置為將時鐘CLK延遲并產生第一延遲信號dl_l。第二延遲級312被配置為將第一延遲信號dl_l延遲并產生第二延遲信號dl_2。選擇級313被配置為響應于占空比校正范圍控制信號DCCrange_Ctrl來選擇第一延遲信號dl_l和第二延遲信號dl_2中的一個，并將所選中的信號輸出作為延遲時鐘 CLK_d。選擇級313可以被實現為多路復用器。圖3示出了占空比校正范圍設置部310的一個實施例。就這點而言，本領域技術人員能容易了解的是，占空比校正范圍設置部310 可以用這樣的方式來被配置串聯地耦接多個延遲級，并且基于占空比校正范圍控制信號 DCCrange_ctrl將所述多個延遲級的輸出信號中的一個輸出作為延遲時鐘CLK_d。圖4是示意性地說明圖2所示的占空比校正操作執行部的結構圖。參見圖4，占空比校正操作執行部320包括第一公共節點驅動級321、第二公共節點驅動級322和驅動器 323。第一公共節點驅動級321被配置為基于占空比校正碼DCC_cOde<0:4>和時鐘CLK 來將用于驅動公共節點commorunode的第一上拉驅動力和第一下拉驅動力傳送至公共節點common_node。例如，第一公共節點驅動級321基于占空比校正碼DCC_code<0 4>來確定第一下拉驅動力和第一上拉驅動力的大小，響應于時鐘CLK的電平來選擇第一下拉驅動力或第一上拉驅動力，并將所選中的驅動力傳送至公共節點commorunode。詳細而言，第一公共節點驅動級321基于占空比校正碼DCC_cOde<0:4>確定第一下拉驅動力和第一上拉驅動力的大小，并在當時鐘CLK具有高電平時將第一下拉驅動力傳送至公共節點commorunode。 第一公共節點驅動級321在當時鐘CLK具有低電平時將大小已被確定的第一上拉驅動力傳送至公共節點commorunode。如果第一下拉驅動力基于占空比校正碼DCC_cOde<0:4> 的碼值而增加，則第一上拉驅動力降低；而如果第一下拉驅動力基于占空比校正碼DCC_code<04>的碼值而降低，則第一上拉驅動力增加。第一公共節點驅動級321包括第一固定驅動部件321-1和第一可變驅動部件 321-2。第一固定驅動部件321-1被配置為響應于時鐘CLK來驅動公共節點commorunode， 而不管占空比校正碼DCC_code<0:4>如何。第一可變驅動部件321-2被配置為基于占空比校正碼DCC_cOde<0:4>和時鐘CLK 來驅云力公共節點common_node。第一可變驅動部件321-2包括接收占空比校正碼DCC_cOde<0:4>的各個比特以及時鐘CLK的第一可變單位驅動部件321-2-1至第五可變單位驅動部件321-2-5。第一可變單位驅動部件321-2-1至第五可變單位驅動部件321-2-5的各個輸出端子被耦接至公共節點 common_node0第一可變單位驅動部件321-2-1至第五可變單位驅動部件321_2_5每個都在當從占空比校正碼DCC_cOde<0:4>輸入的比特的電平與時鐘CLK的電平彼此相同時驅動公共節點commorunode。例如，第一可變單位驅動部件321-2-1至第五可變單位驅動部件
321-2-5每個都在當從占空比校正碼DCC_code<0 4>輸入的比特具有高電平且時鐘CLK具有高電平時將第一下拉驅動力傳送至公共節點commorunode，而在當從占空比校正碼DCC_ code<0:4>輸入的比特具有低電平且時鐘CLK具有低電平時將第一上拉驅動力傳送至公共節點 common—node。第二公共節點驅動級322被配置為基于占空比校正碼DCC_cOde<0 4>和延遲時鐘 CLK_d來將用于驅動公共節點commorunode的第二上拉驅動力和第二下拉驅動力傳送至公共節點commorunode。例如，第二公共節點驅動級322基于占空比校正碼DCC_code<0 4>來確定第二下拉驅動力和第二上拉驅動力的大小，響應于延遲時鐘CLK_d的電平來選擇第二下拉驅動力或第二上拉驅動力，并將所選中的驅動力傳送至公共節點commorunode。詳細而言，第二公共節點驅動級322基于占空比校正碼DCC_cOde<0:4>確定第二下拉驅動力和第二上拉驅動力的大小，并在當延遲時鐘CLK_d具有高電平時將第二下拉驅動力傳送至公共節點commorunode。第二公共節點驅動級322在當延遲時鐘CLK_d具有低電平時將大小已被確定的第二上拉驅動力傳送至公共節點commorunode。如果第二下拉驅動力基于占空比校正碼DCC_COde<0:4>的碼值而增加，則第二上拉驅動力降低；而如果第二下拉驅動力基于占空比校正碼DCC_code<0 4>的碼值而降低，則第二上拉驅動力增加。第二公共節點驅動級322包括第二固定驅動部件322-1和第二可變驅動部件
322-2。第二固定驅動部件322-1被配置為響應于延遲時鐘CLK_d驅動公共節點C0mm0n_ node,而不管占空比校正碼DCC_code<0 4>如何。第二可變驅動部件322-2被配置為基于占空比校正碼DCC_code<0 4>和延遲時鐘 CLK_d來§區動公共節點common_node。第二可變驅動部件322-2包括接收占空比校正碼DCC_cOde<0:4>的各個比特以及延遲時鐘CLK_d的第六可變單位驅動部件322-2-1至第十可變單位驅動部件322-2-5.第六可變單位驅動部件322-2-1至第十可變單位驅動部件322-2-5的各個輸出端子被耦接至公共節點common—node。
第六可變單位驅動部件322-2-1至第十可變單位驅動部件322_2_5每個都在當從占空比校正碼DCC_code<0 4>輸入的比特的電平與延遲時鐘CLK_d的電平彼此相同時驅動公共節點commorunode。例如，第六可變單位驅動部件322-2-1至第十可變單位驅動部件322-2-5每個都在當從占空比校正碼DCC_code<0 4>輸入的比特具有高電平且延遲時鐘 CLK_d具有高電平時將第二下拉驅動力傳送至公共節點commorunode，而在當從占空比校正碼DCC_code<0 4>輸入的比特具有低電平且延遲時鐘CLK_d具有低電平時將第二上拉驅動力傳送至公共節點common_node。第一固定驅動部件321-1和第二固定驅動部件322-1、以及第一至第十可變單位驅動部件321-2-1至321-2-5及322-2-1至322_2_5具有相同的配置但是具有不同的輸入信號。由于第一固定驅動部件321-1和第二固定驅動部件322-1、以及第一至第十可變單位驅動部件321-2-1至321-2-5和322-2-1至322_2_5以相同的方式來配置，因此下面將僅僅描述第一固定驅動部件321-1的配置。圖5是示意性地說明圖4所示的固定驅動部件的結構圖。參見圖5，第一固定驅動部件321-1包括上拉驅動元件321-1-1和下拉驅動元件321-1-2。上拉驅動元件321-1-1包括第一晶體管Pll和第二晶體管P12。第一晶體管Pll 具有與接地端子VSS相耦接的柵極和接收外部電壓VDD的源極。第二晶體管P12具有接收時鐘CLK的柵極、與第一晶體管Pll的漏極相耦接的源極和與公共節點commorunode相耦接的漏極。以此方式配置的上拉驅動元件321-1-1在當時鐘CLK具有低電平時將外部電壓 VDD傳送至公共節點commorunode。與此同時，由于第一可變單位驅動部件321-2-1至第五可變單位驅動部件321-2-5的上拉驅動元件每個都接收占空比校正碼DCC_code<0 4>中的一個比特，而并不被耦接至接地端子VSS，因此，第一可變單位驅動部件321-2-1至第五可變單位驅動部件321-2-5每個都在當從占空比校正碼DCC_cOde<0:4>輸入的一個比特具有低電平且時鐘CLK具有低電平時執行將外部電壓VDD傳送至公共節點commorunode的上拉操作，以便提高公共節點commorunode的電壓電平。同時，第六可變單位驅動部件322-2-1 至第十可變單位驅動部件322-2-5每個都在當從占空比校正碼DCC_cOde<0:4>輸入的一個比特具有低電平且延遲時鐘CLK_d具有低電平時執行將外部電壓VDD傳送至公共節點 common_node的上拉操作，以便提高公共節點common_node的電壓電平。下拉驅動元件321-1-2包括第三晶體管Nll和第四晶體管附2。第三晶體管附1 具有被輸入了時鐘CLK的柵極和與公共節點commorunode相耦接的漏極。第四晶體管W2 具有被施加外部電壓VDD的柵極、與第三晶體管m 1的源極相耦接的漏極和與接地端子VSS 相耦接的源極。以此方式配置的下拉驅動元件321-1-2在當時鐘CLK具有高電平時將接地電壓VSS傳送至公共節點commorunode。同時，由于第一可變單位驅動部件321-2-1至第五可變單位驅動部件321-2-5的下拉驅動元件每個都接收占空比校正碼DCC_cOde<0:4>之中的一個比特而非外部電壓VDD，因此第一可變單位驅動部件321-2-1至第五可變單位驅動部件321-2-5每個都在當從占空比校正碼DCC_cOde<0:4>輸入的一個比特具有高電平且時鐘CLK具有高電平時執行使公共節點commorunode的電流流向接地端子VSS的下拉操作， 以便降低公共節點commorunode的電壓電平。同時，第六可變單位驅動部件322-2-1至第十可變單位驅動部件322-2-5每個都在當從占空比校正碼DCC_cOde<0:4>輸入的一個比特具有高電平和延遲時鐘0^_(1具有高電平時執行使公共節點commorunode的電流流向接地端子VSS的下拉操作，以便降低公共節點commorunode的電壓電平。構成第一可變單位驅動部件321-2-1至第十可變單位驅動部件322_2_5中的每個的上拉驅動元件和下拉驅動元件共同地接收占空比校正碼DCC_cOde<0:4>的一個比特。驅動器323被配置為驅動公共節點commorunode的電壓并輸出占空比校正時鐘 CLK—dee。下面將描述如上述配置的根據本發明的實施例的半導體存儲裝置的占空比校正電路的操作。參見圖1，占空比檢測單元100檢查占空比校正時鐘CLK_dcc的占空比，S卩，比較占空比校正時鐘CLK_dcc的高電平持續時間的長度與低電平持續時間的長度，并在當高電平持續時間比低電平持續時間長時將第一占空比檢測信號DETH使能。與此同時，占空比檢測單元100在當低電平持續時間比高電平持續時間長時將第二占空比檢測信號DETL使能。占空比校正碼發生單元200響應于第一占空比檢測信號DETH和第二占空比檢測信號DETL來產生占空比校正碼DCC_code<0 4>。占空比校正單元300基于占空比校正碼DCC_code<0:4>來校正時鐘CLK的占空比，并輸出校正的時鐘CLK作為占空比校正時鐘CLK_dcc。占空比校正單元300通過基于占空比校正碼DCC_cOde<0:4>來增加或減少時鐘CLK的高電平持續時間的長度而輸出占空比校正時鐘CLK_dcc。下面將參照圖2描述占空比校正單元300的操作。占空比校正范圍設置部310響應于占空比校正范圍控制信號DCCrange_Ctrl來確定延遲時間，將時鐘CLK延遲所確定的延遲時間，并產生延遲時鐘CLK_d。占空比校正操作執行部320產生在時鐘CLK的上升沿與延遲時鐘CLK_d的上升沿之間具有上升沿的占空比校正時鐘CLK_dcc，并產生在時鐘CLK的下降沿與延遲時鐘CLK_d 的下降沿之間具有下降沿的占空比校正時鐘CLK_dcc。占空比校正操作執行部320以此方式操作以便根據占空比校正碼DCC_cOde<0:4>的碼值來確定占空比校正時鐘CLK_dcc的高電平持續時間的長度。下面將描述根據占空比校正碼DCC_cOde<0:4>的碼值來延長或減少占空比校正時鐘CLK_dcc的高電平持續時間的操作。假設圖4所示的第一至第十可變單位驅動部件321-2-1至321_2_5和322_2_1至 322-2-5的上拉驅動力和下拉驅動力彼此具有相同的配置。首先，將描述將占空比校正時鐘CLK_dcc的高電平持續時間延長的操作。假設占空比校正碼DCC_code<0 4>的碼值為‘ 1，1，1，1，0，。圖6是解釋根據本發明的實施例的半導體存儲裝置的占空比校正電路的操作的時序圖。圖6A示出了時鐘CLK和延遲時鐘CLK_d。存在四個時間段，即時間段a，在時間段 a中時鐘具有高電平而延遲時鐘CLK_d具有低電平；時間段b，在時間段b中時鐘CLK和延遲時鐘CLK_d都具有高電平；時間段c，在時間段c中時鐘CLK具有低電平而延遲時鐘CLK_ d具有高電平；以及時間段d，在時間段d中時鐘CLK和延遲時鐘CLK_d都具有低電平。參見圖4，在時間段a中，接收時鐘CLK和碼值為‘1，1，1，1，0’的占空比校正碼DCC_cOde<0:4>的第一公共節點驅動級321經由四個可變單位驅動部件將公共節點common_node下拉，而第二公共節點驅動級322經由一個可變單位驅動部件將公共節點 common_node上拉。因此，公共節點common_node的電壓電平在與時鐘CLK的上升沿靠近的時刻被降低。在時間段b中，第一公共節點驅動級321的四個可變單位驅動部件和第二公共節點驅動級322的四個可變單位驅動部件將公共節點commorunode下拉。因此，公共節點 common_node的電壓電平保持降低。在時間段c中，第一公共節點驅動級321的一個可變單位驅動部件將公共節點commorunode上拉，而第二公共節點驅動級322的四個可變單位驅動部件將公共節點 common_node下拉。因此，公共節點commorunode的降低了的電壓電平一直被保持到與延遲時鐘CLK_d的下降沿靠近的時刻為止。在時間段d中，第一公共節點驅動級321的一個可變單位驅動部件和第二公共節點驅動部件322的一個可變單位驅動部件將公共節點commorunode上拉。S卩，公共節點commorunode的電壓電平在與時鐘CLK的上升沿靠近的時刻被降低， 且在與延遲時鐘CLK_d的下降沿靠近的時刻被升高。由于驅動器323將公共節點commorunode的電壓電平反相并驅動公共節點 common_node的電壓電平，并輸出占空比校正時鐘CLK_dcc，因此占空比校正的時鐘CLK_ dcc具有處在時鐘CLK的上升沿與延遲時鐘CLK_d的上升沿之間的靠近時鐘CLK的上升沿的上升沿、和處在時鐘CLK的下降沿與延遲時鐘CLK_d的下降沿之間的靠近延遲時鐘CLK_ d的下降沿的下降沿。結果，占空比校正時鐘CLK_dcc具有比時鐘CLK的高電平持續時間延長的高電平持續時間。接下來，將描述將占空比校正時鐘CLK_dcc的高電平持續時間減少的操作。假設占空比校正碼DCC_code<0:4>的碼值為‘0，0，0，0，1，。圖6B示出了時鐘CLK和延遲時鐘CLK_d。存在四個時間段，即時間段e，在時間段 e中時鐘具有高電平而延遲時鐘CLK_d具有低電平；時間段f，在時間段f中時鐘CLK和延遲時鐘CLK_d都具有高電平；時間段g，在時間段g中時鐘CLK具有低電平而延遲時鐘CLK_ d具有高電平；以及時間段h，在時間段h中時鐘CLK和延遲時鐘CLK_d都具有低電平。在時間段e中，第一公共節點驅動級321的一個可變單位驅動部件執行下拉操作， 而第二公共節點驅動狀態322的四個可變單位驅動部件執行上拉操作。公共節點commoru node的電壓電平保持高電平直到與延遲時鐘CLK_d的上升沿靠近的時刻為止。在時間段f中，第一公共節點驅動級321的一個可變單位驅動部件和第二公共節點驅動級322的一個可變單位驅動部件執行下拉操作。公共節點commorunode的電壓電平在與延遲時鐘CLK_d的上升沿靠近的時刻被降低。在時間段g中，第一公共節點驅動級321的四個可變單位驅動部件執行上拉操作，而第二公共節點驅動級322的一個可變單位驅動部件執行下拉操作。因此，公共節點 common_node的電壓電平在與時鐘CLK的下降沿靠近的時刻被升高。在時間段h中，第一公共節點驅動級321的四個可變單位驅動部件執行上拉操作，而第二公共節點驅動級322的四個可變單位驅動部件執行上拉操作。因此，公共節點 common_node的升高了的電壓電平被維持。由于驅動器323將公共節點commorunode的電壓電平反相并驅動公共節點common_node的電壓電平，并輸出占空比校正時鐘CLK_dcc，因此占空比校正時鐘CLK_dcc 具有處在時鐘CLK的上升沿與延遲時鐘CLK_d的上升沿之間的靠近延遲時鐘CLK_d的上升沿的上升沿、以及處在時鐘CLK的下降沿與延遲時鐘CLK_d的下降沿之間的靠近時鐘CLK 的下降沿的下降沿。結果，占空比校正時鐘CLK_dcc具有比時鐘CLK的高電平持續時間減少的高電平持續時間。由于第一公共節點驅動級321和第二公共節點驅動級322構成用于確定公共節點 common_node的電壓電平的電路，因此第一公共節點驅動級321和第二公共節點驅動級322 可以共同被稱為公共節點電壓確定部。由上面的描述可以了解到，根據本發明的實施例的半導體存儲裝置的占空比校正電路被配置為相應地基于時鐘的電平和通過將時鐘進行延遲而獲得的延遲時鐘的電平，來傳送上拉驅動力和下拉驅動力至公共節點，并能夠基于占空比校正碼來改變傳送至公共節點的上拉驅動力和下拉驅動力的大小。因此，占空比已被校正的時鐘即占空比校正時鐘的上升沿出現在時鐘的上升沿與延遲時鐘的上升沿之間，而占空比校正時鐘的下降沿出現在時鐘的下降沿與延遲時鐘的下降沿之間。此外，基于占空比校正碼，占空比校正時鐘的上升沿可以靠近時鐘的上升沿或延遲時鐘的上升沿而出現，而占空比校正時鐘的下降沿可以靠近時鐘的下降沿或延遲時鐘的下降沿而出現。因此，在根據本發明的實施例的半導體存儲裝置的占空比校正電路中，占空比校正范圍可以設定為處于時鐘與延遲時鐘的相位差之內，即處于將時鐘延遲以產生延遲時鐘所用的延遲時間之內，且占空比校正時鐘的高電平持續時間可以根據作為數字碼的占空比校正碼的碼值的增加或減少來增加和減少。因此，在根據本發明的實施例的半導體存儲裝置的占空比校正電路中，能夠經由數字操作來實現高頻時鐘的穩定的占空比校正操作，降低了占空比校正的功耗，并可以提高面積效率。雖然上面已經描述了一些實施例，但是本領域技術人員將會理解的是，描述的實施例僅僅是示例性的。因此，本文描述的半導體存儲裝置的占空比校正電路不應當基于所描述的實施例來限定。確切地說，本文描述的半導體存儲裝置的占空比校正電路應當僅僅根據所附權利要求書并與上面的描述和附圖相結合來限定。
權利要求
1.一種半導體存儲裝置的占空比校正電路，包括占空比校正單元，所述占空比校正單元被配置為響應于占空比校正范圍控制信號來確定占空比校正范圍，響應于占空比校正碼來將所輸入的時鐘的占空比校正為落在所確定的所述占空比校正范圍內，并產生占空比校正時鐘；占空比檢測單元，所述占空比檢測單元被配置為檢測所述占空比校正時鐘的占空比， 并輸出第一占空比檢測信號；以及占空比校正碼發生單元，所述占空比校正碼發生單元被配置為基于所述第一占空比檢測信號來產生所述占空比校正碼。
2.如權利要求1所述的占空比校正電路，其中，所述占空比校正單元包括占空比校正范圍設置部，所述占空比校正范圍設置部被配置為響應于所述占空比校正范圍控制信號來確定所述占空比校正范圍；以及占空比校正操作執行部，所述占空比校正操作執行部被配置為基于所述占空比校正碼來將所輸入的所述時鐘的占空比校正為落在所確定的所述占空比校正范圍內，并產生所述占空比校正時鐘。
3.如權利要求2所述的占空比校正電路，其中，所述占空比校正范圍設置部響應于所述占空比校正范圍控制信號來確定延遲時間，將所述時鐘延遲所確定的所述延遲時間，并產生延遲時鐘。
4.如權利要求3所述的占空比校正電路，其中，所述占空比校正范圍設置部包括 第一延遲級，所述第一延遲級被配置為將所述時鐘延遲，并產生第一延遲信號； 第二延遲級，所述第二延遲級被配置為將所述第一延遲信號延遲，并產生第二延遲信號；以及選擇級，所述選擇級被配置為響應于所述占空比校正范圍控制信號來輸出所述第一延遲信號或所述第二延遲信號作為所述延遲時鐘。
5.如權利要求3所述的占空比校正電路，其中，所述占空比校正操作執行部基于所述占空比校正碼來產生所述占空比校正時鐘，所述占空比校正時鐘在所述時鐘的轉變時刻與所述延遲時鐘的轉變時刻之間轉變。
6.如權利要求5所述的占空比校正電路，其中，所述占空比校正操作執行部產生所述占空比校正時鐘，所述占空比校正時鐘具有基于所述占空比校正碼而處在所述時鐘的上升沿與所述延遲時鐘的上升沿之間的上升沿和基于所述占空比校正碼而處在所述時鐘的下降沿與所述延遲時鐘的下降沿之間的下降沿。
7.如權利要求5所述的占空比校正電路，其中，所述占空比校正操作執行部包括第一公共節點驅動級，所述第一公共節點驅動級被配置為基于所述占空比校正碼和所述時鐘來傳送用于驅動公共節點的第一上拉驅動力和第一下拉驅動力；第二公共節點驅動級，所述第二公共節點驅動級被配置為基于所述占空比校正碼和所述延遲時鐘來傳送用于驅動所述公共節點的第二上拉驅動力和第二下拉驅動力；以及驅動器，所述驅動器被配置為驅動所述公共節點的電壓，并輸出所述占空比校正時鐘。
8.如權利要求7所述的占空比校正電路，其中，所述第一公共節點驅動級包括固定驅動部件，所述固定驅動部件被配置為響應于所述時鐘來驅動所述公共節點；以及可變驅動部件，所述可變驅動部件被配置為基于所述占空比校正碼和所述時鐘來驅動所述公共節點。
9.如權利要求8所述的占空比校正電路，其中，所述可變驅動部件包括多個可變單位驅動部件，所述多個可變單位驅動部件被配置為接收所述占空比校正碼的各個比特和所述時鐘，以及所述多個可變單位驅動部件的各個輸出端子被耦接至所述公共節點。
10.如權利要求9所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都在從所述占空比校正碼輸入的比特的電平與所述時鐘的電平彼此相同時驅動所述公共節點ο
11.如權利要求10所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都在所述占空比校正碼中的所輸入的比特具有高電平且所述時鐘具有高電平時將所述第一下拉驅動力傳送至所述公共節點，而在所述占空比校正碼中的所輸入的比特具有低電平且所述時鐘具有低電平時將所述第一上拉驅動力傳送至所述公共節點。
12.如權利要求7所述的占空比校正電路，其中，所述第二公共節點驅動級包括固定驅動部件，所述固定驅動部件被配置為響應于所述延遲時鐘來驅動所述公共節點；以及可變驅動部件，所述可變驅動部件被配置為基于所述占空比校正碼和所述延遲時鐘來驅動所述公共節點。
13.如權利要求12所述的占空比校正電路，其中，所述可變驅動部件包括多個可變單位驅動部件，所述多個可變單位驅動部件被配置為接收所述占空比校正碼的各個比特和所述延遲時鐘，以及其中，所述多個可變單位驅動部件的各個輸出端子被耦接至所述公共節點。
14.如權利要求13所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都在所述占空比校正碼中的所輸入的比特的電平與所述延遲時鐘的電平彼此相同時驅動所述公共節點。
15.如權利要求14所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都在所述占空比校正碼中的所輸入的比特具有高電平且所述延遲時鐘具有高電平時將所述第二下拉驅動力傳送至所述公共節點，而在所述占空比校正碼中的所輸入的比特具有低電平且所述延遲時鐘具有低電平時將所述第二上拉驅動力傳送至所述公共節點。
16.如權利要求1所述的占空比校正電路，其中，所述占空比檢測單元還被配置為輸出第二占空比檢測信號，以及所述占空比檢測單元在所述占空比校正時鐘的高電平持續時間和低電平持續時間之中所述高電平持續時間比所述低電平持續時間長時將所述第一占空比檢測信號使能，而在所述占空比校正時鐘的高電平持續時間和低電平持續時間之中所述低電平持續時間比所述高電平持續時間長時將所述第二占空比檢測信號使能。
17.如權利要求1所述的占空比校正電路，其中，所述占空比校正碼發生單元基于所述占空比檢測信號來增加或減少所述占空比校正碼的碼值。
18.一種半導體存儲裝置的占空比校正電路，包括占空比檢測單元，所述占空比檢測單元被配置為檢測占空比校正時鐘的占空比，并將第一占空比檢測信號或第二占空比檢測信號使能；占空比校正碼發生單元，所述占空比校正碼發生單元被配置為響應于所述第一占空比檢測信號和所述第二占空比檢測信號來增加和減少占空比校正碼的碼值；以及占空比校正單元，所述占空比校正單元被配置為通過將時鐘延遲來產生延遲時鐘，響應于所述時鐘和所述占空比校正碼來將用于確定公共節點的電壓電平的第一上拉驅動力和第一下拉驅動力傳送至所述公共節點，響應于所述延遲時鐘和所述占空比校正碼來將用于確定所述公共節點的電壓電平的第二上拉驅動力和第二下拉驅動力傳送至所述公共節點，并通過驅動所述公共節點的電壓來產生所述占空比校正時鐘。
19.如權利要求18所述的占空比校正電路，其中，所述占空比校正單元包括占空比校正范圍設置部，所述占空比校正范圍設置部被配置為響應于占空比校正范圍控制信號來確定用于延遲所述時鐘的延遲時間，將所述時鐘延遲所確定的所述延遲時間， 并產生所述延遲時鐘；第一公共節點驅動級，所述第一公共節點驅動級被配置為基于所述占空比校正碼來確定所述第一下拉驅動力和所述第一上拉驅動力的大小，響應于所述時鐘的電平來選擇所述第一下拉驅動力或所述第一上拉驅動力，并將所選中的驅動力傳送至所述公共節點；第二公共節點驅動級，所述第二公共節點驅動級被配置為基于所述占空比校正碼來確定所述第二下拉驅動力和所述第二上拉驅動力的大小，響應于所述延遲時鐘的電平來選擇所述第二下拉驅動力或所述第二上拉驅動力，并將所選中的驅動力傳送至所述公共節點； 以及驅動器，所述驅動器被配置為驅動所述公共節點的電壓電平并產生所述占空比校正時鐘。
20.如權利要求19所述的占空比校正電路，其中， 所述占空比校正范圍設置部包括串聯耦接的多個延遲級；以及選擇級，所述選擇級被配置為響應于所述占空比校正范圍控制信號來將所述多個延遲級的各個輸出信號中的一個輸出作為所述延遲時鐘，并且其中，串聯耦接的所述多個延遲級之中的開始的延遲級接收所述時鐘。
21.如權利要求19所述的占空比校正電路，其中，所述第一公共節點驅動級基于所述占空比校正碼來確定所述第一下拉驅動力和所述第一上拉驅動力，在所述時鐘的電平為高電平時將大小已被確定的所述第一下拉驅動力傳送至所述公共節點，而在所述時鐘的電平為低電平時將大小已被確定的所述第一上拉驅動力傳送至所述公共節點。
22.如權利要求21所述的占空比校正電路，其中，在所述第一公共節點驅動級中，在所述第一下拉驅動力基于所述占空比校正碼的碼值而增加時所述第一上拉驅動力降低，而在所述第一下拉驅動力基于所述占空比校正碼的碼值而降低時所述第一上拉驅動力增加。
23.如權利要求22所述的占空比校正電路，其中，所述第一公共節點驅動級包括多個可變單位驅動部件，所述多個可變單位驅動部件被配置為接收所述占空比校正碼的各個比特和所述時鐘，以及所述多個可變單位驅動部件的各個輸出端子被耦接至所述公共節點。
24.如權利要求23所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都包括下拉驅動元件，所述下拉驅動元件被配置為在所述時鐘具有高電平且所述占空比校正碼中的所輸入的比特的電平具有高電平時將所述公共節點下拉；以及上拉驅動元件，所述上拉驅動元件被配置為在所述時鐘具有低電平且所述占空比校正碼中的所輸入的比特的電平具有低電平時將所述公共節點上拉。
25.如權利要求M所述的占空比校正電路，其中，所述下拉驅動元件和所述上拉驅動元件共同地接收所述占空比校正碼的一個比特。
26.如權利要求19所述的占空比校正電路，其中，所述第二公共節點驅動級基于所述占空比校正碼來確定所述第二下拉驅動力和所述第二上拉驅動力，在所述延遲時鐘的電平為高電平時將大小已被確定的所述第二下拉驅動力傳送至所述公共節點，而在所述延遲時鐘的電平為低電平時將大小已被確定的所述第二上拉驅動力傳送至所述公共節點。
27.如權利要求沈所述的占空比校正電路，其中，在所述第二公共節點驅動級中，在所述第二下拉驅動力基于所述占空比校正碼的碼值而增加時所述第二上拉驅動力降低，而在所述第二下拉驅動力基于所述占空比校正碼的碼值而降低時所述第二上拉驅動力增加。
28.如權利要求27所述的占空比校正電路，其中，所述第二公共節點驅動級包括多個可變單位驅動部件，所述多個可變單位驅動部件被配置為接收所述占空比校正碼的各個比特和所述延遲時鐘，以及所述多個可變單位驅動部件的各個輸出端子被耦接至所述公共節點。
29.如權利要求觀所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都包括下拉驅動元件，所述下拉驅動元件被配置為在所述延遲時鐘具有高電平且所述占空比校正碼中的所輸入的比特的電平具有高電平時將所述公共節點下拉；以及上拉驅動元件，所述上拉驅動元件被配置為當所述延遲時鐘具有低電平且所述占空比校正碼中的所輸入的比特的電平具有低電平時將所述公共節點上拉。
30.如權利要求四所述的占空比校正電路，其中，所述下拉驅動元件和所述上拉驅動元件共同地接收所述占空比校正碼的一個比特。
31.一種半導體存儲裝置的占空比校正電路，包括 占空比校正范圍設置部，所述占空比校正范圍設置部被配置為將時鐘延遲并產生延遲時鐘；公共節點電壓確定部，所述公共節點電壓確定部被配置為在所述時鐘與所述延遲時鐘的電平彼此相同時響應于上拉驅動力和下拉驅動力中的一個來確定公共節點的電壓電平， 而在所述時鐘與所述延遲時鐘的電平彼此不同時根據所述占空比校正碼并響應于所述上拉驅動力和所述下拉驅動力兩者來確定所述公共節點的電壓電平；以及驅動器，所述驅動器被配置為驅動所述公共節點的電壓電平并輸出占空比校正時鐘。
32.如權利要求31所述的占空比校正電路，其中，所述占空比校正范圍設置部將所述時鐘延遲響應于占空比校正范圍控制信號而確定的延遲時間，并產生所述延遲時鐘。
33.如權利要求31所述的占空比校正電路，其中，所述公共節點電壓確定部包括第一公共節點驅動級，所述第一公共節點驅動級被配置為響應于所述時鐘的電平來將第一下拉驅動力或第一上拉驅動力傳送至所述公共節點，并基于所述占空比校正碼來確定所述第一下拉驅動力和所述第一上拉驅動力的大小；以及第二公共節點驅動級，所述第二公共節點驅動級被配置為響應于所述延遲時鐘的電平來將第二下拉驅動力或第二上拉驅動力傳送至所述公共節點，并基于所述占空比校正碼來確定所述第二下拉驅動力和所述第二上拉驅動力的大小。
34.如權利要求33所述的占空比校正電路，其中，在所述時鐘具有高電平時，所述第一公共節點驅動級選擇所述第一下拉驅動力，基于所述占空比校正碼的碼值來確定所述第一下拉驅動力的大小，并將大小已被確定的所述第一下拉驅動力傳送至所述公共節點，以及在所述時鐘具有低電平時，所述第一公共節點驅動級選擇所述第一上拉驅動力，基于所述占空比校正碼的碼值來確定所述第一上拉驅動力的大小，并將大小已被確定的所述第一上拉驅動力傳送至所述公共節點。
35.如權利要求34所述的占空比校正電路，其中，在所述第一公共節點驅動級中，在所述第一下拉驅動力基于所述占空比校正碼的碼值而增加時所述第一上拉驅動力降低，而在所述第一下拉驅動力基于所述占空比校正碼的碼值而降低時所述第一上拉驅動力增加。
36.如權利要求35所述的占空比校正電路，其中，所述第一公共節點驅動級包括多個可變單位驅動部件，所述多個可變單位驅動部件被配置為接收所述占空比校正碼的各個比特和所述時鐘，以及所述多個可變單位驅動部件的各個輸出端子被耦接至所述公共節點。
37.如權利要求36所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都包括下拉驅動元件，所述下拉驅動元件被配置為在所述時鐘具有高電平且所述占空比校正碼中的所輸入的比特的電平具有高電平時將所述公共節點下拉；以及上拉驅動元件，所述上拉驅動元件被配置為在所述時鐘具有低電平且所述占空比校正碼中的所輸入的比特的電平具有低電平時將所述公共節點上拉。
38.如權利要求37所述的占空比校正電路，其中，所述下拉驅動元件和所述上拉驅動元件共同地接收所述占空比校正碼的一個比特。
39.如權利要求31所述的占空比校正電路，其中，在所述延遲時鐘具有高電平時，所述第二公共節點驅動級選擇所述第二下拉驅動力， 基于所述占空比校正碼的碼值來確定所述第二下拉驅動力的大小，并將大小已被確定的所述第二下拉驅動力傳送至所述公共節點，以及在所述延遲時鐘具有低電平時，所述第二公共節點驅動級選擇所述第二上拉驅動力， 基于所述占空比校正碼的碼值來確定所述第二上拉驅動力的大小，并將大小已被確定的所述第二上拉驅動力傳送至所述公共節點。
40.如權利要求39所述的占空比校正電路，其中，在所述第二公共節點驅動級中，在所述第二下拉驅動力基于所述占空比校正碼的碼值而增加時所述第二上拉驅動力降低，而在所述第二下拉驅動力基于所述占空比校正碼的碼值而降低時所述第二上拉驅動力增加。
41.如權利要求40所述的占空比校正電路，其中，所述第二公共節點驅動級包括多個可變單位驅動部件，所述多個可變單位驅動部件被配置為接收所述占空比校正碼的各個比特和所述延遲時鐘，以及所述多個可變單位驅動部件的各個輸出端子被耦接至所述公共節點。
42.如權利要求41所述的占空比校正電路，其中，所述多個可變單位驅動部件的每個都包括下拉驅動元件，所述下拉驅動元件被配置為在所述延遲時鐘具有高電平且所述占空比校正碼中的所輸入的比特的電平具有高電平時將所述公共節點下拉；以及上拉驅動元件，所述上拉驅動元件被配置為當所述延遲時鐘具有低電平且所述占空比校正碼中的所輸入的比特的電平具有低電平時將所述公共節點上拉。
43.如權利要求42所述的占空比校正電路，其中，所述下拉驅動元件和所述上拉驅動元件共同地接收所述占空比校正碼的一個比特。
全文摘要
本發明提供一種半導體存儲裝置的占空比校正電路，包括占空比校正單元，被配置為響應于占空比校正范圍控制信號來確定占空比校正范圍，響應于占空比校正碼來將輸入時鐘的占空比校正為落在所確定的占空比校正范圍內，并產生占空比校正時鐘；占空比檢測單元，被配置為檢測占空比校正時鐘的占空比，并輸出占空比信息；以及占空比校正碼發生單元，被配置為基于占空比信息來產生占空比校正碼。
文檔編號H03K3/017GK102468824SQ20111005100
公開日2012年5月23日 申請日期2011年3月3日 優先權日2010年10月29日
發明者李惠英 申請人:海力士半導體有限公司