專利名稱：Soi時鐘雙邊沿靜態d觸發器的制作方法
技術領域：
本發明涉及一種D觸發器，尤其涉及一種SOI時鐘雙邊沿靜態D觸發器。
背景技術：
在當今的超大規模集成電路設計領域，減小功耗是最重要的議題之一。觸發器是 數字超大規模集成電路系統中最常用的元件之一。在數字系統中，觸發器消耗了系統功耗 的相當大的部分，大約30%到70%的系統功耗被用于驅動時鐘網絡和觸發器。因此減小觸 發器消耗的功耗對于芯片整體功耗的減小起著至關重要的作用。根據觸發器的工作狀態是靜態的或是動態的，可以將觸發器分為兩類靜態觸發 器和動態觸發器。動態觸發器主要是通過存儲節點電容來存儲電荷以達到存儲單元信息的 目的，當晶體管處于“關狀態”(即時鐘停止)時，存儲在節點電容上的電荷會發生泄漏，因 此可能會導致邏輯電平發生錯誤。相對于動態觸發器，靜態觸發器即便在時鐘停止的時候 仍然能維持自己的存儲狀態，節省功耗。所以，雖然在減小動態觸發器功耗方面已經有了很 多進展，很多減小動態觸發器功耗的方案確實有效地減小了觸發器的功耗，但是仍然有必 要也有需要更多地進行低功耗靜態觸發器設計的討論，以期更有效更快地實現功耗的降低 這一目標。在各種觸發器中，D觸發器是最普遍使用的元件。D觸發器可以分為單邊沿觸發 (在時鐘的上升沿或者下降沿觸發)和雙邊沿觸發(在時鐘的上升沿和下降沿都可以存儲 數據)。相對于單邊沿的D觸發器，雙邊沿D觸發器可以將數據處理的速率提高一倍，或者 在保持數據處理速度不變的情況下將時鐘頻率減半，因此具有加快數據處理的速度或者減 小功耗的優點。下面介紹現有的現有的靜態單邊沿D觸發器。如圖1所示，傳統的靜態單邊沿D觸發器是由兩個主從D鎖存器組成的主從D觸 發器，共由16個晶體管構成(其中反相器INVl INV6都是由兩個晶體管構成的)。當時 鐘停止(即時鐘接地)時，電路仍然能夠維持住電路輸出端Q和QB的邏輯電平，電路顯示 出了靜態觸發器的特性。圖1中CLK表示時鐘信號，CLKB表示CLK信號的反信號，即時鐘 的非，TNl TN3表示N型MOS管，TPl表示P型MOS管。如圖2所示的電路是一種偽靜態C2MOS觸發器。電路顯示出了靜態的特性，當時 鐘停止的時候(即時鐘接地)時，輸出節點可以維持自己的邏輯電平。但是整個電路由20 個晶體管構成，相比于前一設計，這一設計會給電路帶來額外的功耗增加。所以圖3的電路 針對這一缺點進行了改善，將C2MOS鎖存器換成了兩個CMOS傳輸門(TGl和TG2)，這樣就能 夠克服圖2所示電路的缺點，可以改善電路的性能，降低功耗。所述CMOS傳輸門結構是一 個NMOS和一個PMOS管并聯所組成的結構，因此其也包括兩個晶體管。雖然圖3的電路相比圖1、2的兩個電路結構在功耗上有很大的改善，但是從晶體 管數量(16)上來講，并沒有很有效的面積改善。圖4所示的靜態D觸發器可以在功耗和面積上同時改善電路的性能。該電路最主要的優點就是整個電路只由10個晶體管構成，減小了芯片的面積，同時能夠帶來功耗的 降低。主鎖存器部分由 i和反相器INVl組成，從鎖存器部分由TN2和一個弱反饋環路 (INV2、INV3和TG)構成，反饋環路包含了兩個反相器INV2和INV3以及一個CMOS傳輸門。 該電路反映出了靜態觸發器的特性，即使時鐘停止，電路輸出節點Q和QB也能夠維持自己 的邏輯電平。
發明內容
(一)要解決的技術問題本發明要解決的技術問題是如何進一步提高D觸發器的功耗和處理速度。(二)技術方案為解決上述技術問題，本發明提供了一種SOI時鐘雙邊沿靜態D觸發器，包括上 通道和下通道兩條數據通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3 以及CMOS傳輸門TGl ；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及 CMOS傳輸門TG2 ；TNl、INVl、TN2、INV2、INV3依次連接，且I^l的第一端連接INVl的輸入端，INVl 的輸出端連接TN2的第一端，TN2的第二端連接INV2的輸入端，INV2的輸出端連接INV3的 輸入端；TN3、INV4.TN4依次連接，且TN3的第一端連接INV4的輸入端，INV4的輸出端連接 TN4的第一端，TN4的第二端連接INV2的輸入端；TGl與TG2并聯，且連接于INV2的輸入端 與INV3的輸出端之間； i的第二端與TN3的第二端連接，連接點作為所述D觸發器得到 輸入端。其中，TNU TN4的第三端均接時鐘信號CLK，TN2、TN3的第三端均接所述時鐘信號 的反信號CLKB。其中，TN1、TN2、TN3、TN4的第三端均為柵極。其中，TGl中NMOS管的柵極接時鐘信號的反信號CLKB，PM0S管的柵極接時鐘信號 CLK ；TG2中NMOS管的柵極接時鐘信號CLK，PMOS管的柵極接時鐘信號的反信號CLKB。本發明還提供了另一種SOI時鐘雙邊沿靜態D觸發器，包括上通道和下通道兩條 數據通道，所述上通道包括P型MOS管TP1、TP2，反相器INV1、INV2、INV3以及CMOS傳輸門 TGl ；所述下通道包括P型MOS管TP3、TP4，反相器INV2、INV3、INV4以及CMOS傳輸門TG2 ；TPl、INVl、TP2、INV2、INV3依次連接，且TPl的第一端連接INVl的輸入端，INVl 的輸出端連接TP2的第一端，TP2的第二端連接INV2的輸入端，INV2的輸出端連接INV3的 輸入端；TP3、INV4、TP4依次連接，且TP3的第一端連接INV4的輸入端，INV4的輸出端連接 TP4的第一端，TP4的第二端連接INV2的輸入端；TGl與TG2并聯，且連接于INV2的輸入端 與INV3的輸出端之間；TPl的第二端與TP3的第二端連接，連接點作為所述D觸發器得到 輸入端。其中，TP2、TP3的第三端均接時鐘信號CLK，TP1、TP4的第三端均接所述時鐘信號 的反信號CLKB。其中，TP1、TP2、TP3、TP4的第三端均為柵極。其中，TGl中NMOS管的柵極接時鐘信號的反信號CLKB，PM0S管的柵極接時鐘信號 CLK ；TG2中NMOS管的柵極接時鐘信號CLK，PMOS管的柵極接時鐘信號的反信號CLKB。
(三)有益效果本發明提出了一種基于SOI的時鐘雙邊沿靜態D觸發器。實驗數據顯示，和體硅 工藝實現的CMOS器件相比，SOI工藝實現的電路可以減小功耗達81. 25%。與現有的三種 觸發器相比，能節省功耗達71. 58%。而且相較于單邊沿觸發器，在同樣的時鐘頻率下能夠 使得輸入處理速率加快一倍。
圖1是傳統單邊沿觸發器(SETl)的電路圖；圖2是一種靜態觸發器(SET2)的電路圖；圖3是又一種靜態觸發器(SET3)的電路圖；圖4是再一種靜態觸發器(SET4)的電路圖；圖5是本發明的雙邊沿觸發器的電路圖。
具體實施例方式下面結合附圖和實施例，對本發明的具體實施方式
作進一步詳細說明。以下實施 例用于說明本發明，但不用來限制本發明的范圍。絕緣襯底上硅技術即SOKSilicon-On-Insulator)技術是一種在超大規模集成 電路生產領域中非常有吸引力的技術，它以其獨特的結構有效地克服了傳統體硅材料的不 足，充分發揮硅集成電路技術的潛力，正逐漸成為制造高速、低功耗、高集成度和高可靠超 大規模集成電路的主流技術。SOI器件相比于體硅器件有低電容、低功耗等一系列優點，這 些優點使得SOI技術相比于傳統的體硅技術更適合于低功耗設計。如上所述，低功耗設計 在數字集成電路設計領域已經發展成為了 一個越來越重要的領域，而且SOI技術可以比傳 統的體硅器件節省更多的功耗，所以基于SOI的低功耗電路設計是非常有意義也是非常具 有挑戰性的，它可以給現有的數字集成電路設計帶來更客觀的性能改善，特別是功耗改善。 因此，使用SOI器件實現低功耗電路設計是十分具有研究價值的。本發明就是一種基于SOI技術的D觸發器。且本發明所有的電路都實現，而取代了 傳統的體硅CMOS器件。它是一種基于SOI的低功耗雙邊沿靜態D觸發器。這種觸發器是 在設計低功耗的單邊沿D觸發器基礎上實現的，具體來說，是在圖4的結構上進行的改進， 所基于的單邊沿D觸發器僅使用了 10個晶體管，比其他的單邊沿靜態D觸發器結構節省了 更多的面積和功耗。本發明的SOI靜態雙邊沿D觸發器如圖5所示。電路中，在輸入節點D和輸出節 點Q之間有兩條數據通道上通道和下通道。實際上，上通道(即包括N型MOS管TN1、TN2、 反相器INVl INV3以及CMOS傳輸門TGl的上半邊電路)和下通道(即包括N型MOS管 TN3、TN4、反相器INV2 INV4以及CMOS傳輸門TG2的下半邊電路)都是單邊沿觸發的靜 態觸發器，上通道電路在時鐘下降沿觸發，下通道電路在時鐘上升沿觸發。所以無論在時鐘 的哪個觸發沿都有一個單邊沿觸發的觸發器來傳輸數據，從電路整體上來看體現了雙邊沿 觸發的特點。兩個單邊沿觸發器在反饋回路中共享兩個反相器INV2和INV3，這樣提高了晶 體管的利用率，而且也將電路中晶體管的數量減少到16，有利于減小面積和功耗。可以看出，本發明提出的雙邊沿觸發器可以消耗更小的功耗，節省更多的面積。觸發器可以在時鐘的任一邊沿觸發傳輸數據，所以在同等的數據傳輸速率下，電路的時鐘頻 率可以減小到單邊沿觸發器時鐘頻率的一半，這樣可以避免為了提高電路的性能而不得不 提高時鐘頻率所帶來的一系列問題時鐘不確定性、非理想時鐘導致的時鐘波形退化以及 電源噪聲和串擾現象等。反過來說，如果時鐘頻率保持不變的話，雙邊沿的觸發器可以使得 數據處理的速度比單邊沿觸發器快一倍。而且，如前所述，當時鐘停止即接地時，本發明的 電路保持了靜態觸發器的特性，能夠一直維持輸出節點Q和QB的邏輯電平。需要說明的是，將圖5中的N型MOS管換成P型MOS管，可以得到另一種SOI時鐘 雙邊沿靜態D觸發器的結構(未示出)，但是要完成相同的功能(即在相同的時鐘沿觸發)， 就需要把連接在原來N型MOS管柵極的時鐘信號CLK換成CLKB，CLKB換成CLK，但是CMOS 傳輸門(TGl和TG^上面的時鐘信號不換。下面來看仿真結果(以圖5的結構為仿真對象)。采用HSPICE仿真工具仿真電路，仿真模型采用0. 6um全耗盡SOI工藝。為了驗證 上述結論，還用傳統的0. ISum的體硅工藝實現了同樣的電路結構，將它們和SOI電路的仿 真結果進行對比。首先，先實現了前面所述的四種單邊沿觸發器，測量它們的平均功率進行 對比，得到表1 ；然后在圖1、圖2、和圖3所示電路基礎之上實現雙邊沿觸發器(例如在SETl 基礎上實現的雙邊沿觸發器表示為“DET1 (SETl) ”)，測量平均功率，并將該平均功率和本發 明提出的雙邊沿觸發器進行對比。由于平均功率的數值與電路內部節點和輸入數據的具體內容有關，所以分別給出 了兩種不同的輸入數據，按照上述方法進行測量。測量結果如表1和表2。表1四種單邊沿觸發器功耗對比
權利要求
1.一種SOI時鐘雙邊沿靜態D觸發器，其特征在于，包括上通道和下通道兩條數據通 道，所述上通道包括N型MOS管TNI、TN2,反相器INV1、INV2、INV3以及CMOS傳輸門TGl ； 所述下通道包括N型MOS管TN3、TN4,反相器INV2、INV3、INV4以及CMOS傳輸門TG2 ；TNU INVU TN2、INV2、INV3依次連接，且I^l的第一端連接INVl的輸入端，INVl的輸 出端連接TN2的第一端，TN2的第二端連接INV2的輸入端，INV2的輸出端連接INV3的輸入 端；TN3、INV4、TN4依次連接，且TN3的第一端連接INV4的輸入端，INV4的輸出端連接TN4 的第一端，TN4的第二端連接INV2的輸入端；TGl與TG2并聯，且連接于INV2的輸入端與 INV3的輸出端之間； i的第二端與TN3的第二端連接，連接點作為所述D觸發器得到輸入 端。
2.如權利要求1所述的D觸發器，其特征在于，TNUTN4的第三端均接時鐘信號CLK， TN2、TN3的第三端均接所述時鐘信號的反信號CLKB。
3.如權利要求2所述的D觸發器，其特征在于， i、TN2、TN3、TN4的第三端均為柵極。
4.如權利要求1 3任一項所述的D觸發器，其特征在于，TGl中NMOS管的柵極接時鐘 信號的反信號CLKB，PM0S管的柵極接時鐘信號CLK ；TG2中NMOS管的柵極接時鐘信號CLK， PMOS管的柵極接時鐘信號的反信號CLKB。
5.一種SOI時鐘雙邊沿靜態D觸發器，其特征在于，包括上通道和下通道兩條數據通 道，所述上通道包括P型MOS管TP1、TP2，反相器INV1、INV2、INV3以及CMOS傳輸門TGl ； 所述下通道包括P型MOS管TP3、TP4，反相器INV2、INV3、INV4以及CMOS傳輸門TG2 ；TPl、INVl、TP2、INV2、INV3依次連接，且TPl的第一端連接INVl的輸入端，INVl的輸 出端連接TP2的第一端，TP2的第二端連接INV2的輸入端，INV2的輸出端連接INV3的輸入 端；TP3、INV4、TP4依次連接，且TP3的第一端連接INV4的輸入端，INV4的輸出端連接TP4 的第一端，TP4的第二端連接INV2的輸入端；TGl與TG2并聯，且連接于INV2的輸入端與 INV3的輸出端之間；TPl的第二端與TP3的第二端連接，連接點作為所述D觸發器得到輸入 端。
6.如權利要求5所述的D觸發器，其特征在于，TP2、TP3的第三端均接時鐘信號CLK， TP1、TP4的第三端均接所述時鐘信號的反信號CLKB。
7.如權利要求6所述的D觸發器，其特征在于，TP1、TP2、TP3、TP4的第三端均為柵極。
8.如權利要求5 7任一項所述的D觸發器，其特征在于，TGl中NMOS管的柵極接時鐘 信號的反信號CLKB，PM0S管的柵極接時鐘信號CLK ；TG2中NMOS管的柵極接時鐘信號CLK， PMOS管的柵極接時鐘信號的反信號CLKB。
全文摘要
本發明公開了一種SOI時鐘雙邊沿靜態D觸發器，包括上通道和下通道兩條數據通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3以及CMOS傳輸門TG1；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及CMOS傳輸門TG2。本發明提出了一種基于SOI的時鐘雙邊沿靜態D觸發器。實驗數據顯示，和體硅工藝實現的CMOS器件相比，SOI工藝實現的電路可以減小功耗達81.25％。與現有的三種觸發器相比，能節省功耗達71.58％。而且相較于單邊沿觸發器，在同樣的時鐘頻率下能夠使得輸入處理速率加快一倍。
文檔編號H03K3/012GK102082561SQ20111005089
公開日2011年6月1日 申請日期2011年3月3日 優先權日2011年3月3日
發明者宛星, 張鋼剛, 杜剛, 王源, 賈嵩 申請人:北京大學