電平移位器和高電壓邏輯電路的制作方法

專利名稱：電平移位器和高電壓邏輯電路的制作方法
技術領域：
本發明一般來說涉及電子裝置，且更具體來說涉及電平移位器和邏輯電路。
背景技術：
電平移位器為接收具有第一電壓范圍的數字輸入信號并提供具有不同于第一電壓范圍的第二電壓范圍的數字輸出信號的電路。邏輯電路為接收一個或一個以上數字輸入信號，對所述數字輸入信號執行特定邏輯功能并提供一個或一個以上數字輸出信號的電路。數字信號在任一給定時刻具有多個(通常，兩個)可能邏輯值中的一者。舉例來說，數字信號可具有針對邏輯高電平的高電壓電平或針對邏輯低電平的低電壓電平(例如，零伏特(OV))。電平移位器或邏輯電路可通過金屬氧化物半導體(M0Q晶體管來實施以獲得小的大小和低功率耗散。MOS晶體管可能無法處置全電壓范圍，所述全電壓范圍可涵蓋第一電壓范圍與第二電壓范圍兩者。舉例來說，全電壓范圍可超過MOS晶體管的擊穿電壓。可能需要通過具有小于全電壓范圍的擊穿電壓的MOS晶體管來實施電平移位器和邏輯電路。

發明內容


圖IA和IB展示電平移位器的兩個示范性設計。圖2展示通過以全電壓范圍操作的MOS晶體管實施的電平移位器。圖3和4展示通過以減小的電壓范圍操作的MOS晶體管實施的電平移位器的示范性設計。圖5展示用于正電壓范圍的電平移位器的示范性設計。圖6展示高電壓邏輯電路的示范性設計。圖7展示無線通信裝置的示范性設計。圖8展示用于執行電平移位的過程的示范性設計。圖9展示用于產生信號的過程的示范性設計。
具體實施例方式詞語“示范性”在本文中用以意謂“充當實例、例子或說明”。本文中被描述為“示范性”的任一設計未必被解釋為比其它設計優選或有利。
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本文中描述通過具有某擊穿電壓的MOS晶體管實施的電平移位器和高電壓邏輯電路，所述擊穿電壓可能小于數字輸入和輸出信號的全電壓范圍。電平移位器和高電壓邏輯電路可用于各種應用，例如，用于數字電路與模擬電路之間的接口電路、用于接通或切斷開關的控制電路等等。圖IA展示電平移位器100的示范性設計的框圖。在此示范性設計中，電平移位器 100包含耦合到鎖存器140的驅動器電路110。驅動器電路110接收包括具有第一電壓范圍的Vinp和Virm信號的差動數字輸入信號。驅動器電路110提供包括具有第二電壓范圍的Vdrp和Vdrn信號的差動數字驅動信號，所述第二電壓范圍不同于所述第一電壓范圍。鎖存器140接收所述差動驅動信號，并提供包括具有所述第二電壓范圍的Voutp和Voutn信號的差動數字輸出信號。驅動器電路110和鎖存器140可如下文描述般實施。圖IB展示電平移位器102的示范性設計的框圖。在此示范性設計中，電平移位器 102包含全部串聯耦合的控制信號產生器120、鎖存器驅動器130和鎖存器140。控制信號產生器120和鎖存器驅動器130為圖IA中的驅動器電路110的部分。控制信號產生器120接收包括具有第一電壓范圍的Vinp和Virm信號的差動數字輸入信號。控制信號產生器120提供包括具有全電壓范圍的Vctrlp和Vctrln信號的差動數字控制信號。鎖存器驅動器130接收所述差動控制信號，且提供包括具有第二電壓范圍的Vdrp和Vdrn信號的差動數字驅動信號。鎖存器140接收所述差動驅動信號，并提供包括具有第二電壓范圍的Voutp和Voutn信號的差動數字輸出信號。控制信號產生器120和鎖存器驅動器130可如下文所描述般實施。在圖IA和IB中，第一電壓范圍可涵蓋Vinp和Virm信號的電壓范圍。第二電壓范圍可涵蓋Voutp和Voutn信號的電壓范圍。全電壓范圍可涵蓋第一電壓范圍與第二電壓范圍兩者。在示范性設計中，第一電壓范圍與第二電壓范圍不重疊。舉例來說，第一電壓范圍可涵蓋電路接地(OV)到正電源電壓(Vdd)，第二電壓范圍可涵蓋OV到負電源電壓(Vss)， 且全電壓范圍可涵蓋Vss到Vdd。作為另一實例，第一電壓范圍可涵蓋OV到第一正電源電壓(Vddl)，第二電壓范圍可涵蓋Vddl到第二正電源電壓(Vdd2)，且全電壓范圍可涵蓋OV 到Vdd2，其中Vdd2大于Vddl。在另一示范性設計中，第一電壓范圍可部分地重疊第二電壓范圍。圖2展示通過以全電壓范圍操作的MOS晶體管實施的電路104的示意圖。電路104 包含耦合到鎖存器140a的驅動器電路110a。驅動器電路IlOa包含兩個P溝道MOS (PMOS) 晶體管222和224，所述晶體管可提供具有從Vss到Vhigh的電壓范圍的Vdrp和Vdrn信號，其中Vhigh可等于Vdd或電路接地(OV)。PMOS晶體管222使其源極耦合到Vhigh，使其柵極接收Vinp信號，且使其漏極提供Vdrp信號。PMOS晶體管2M使其源極耦合到Vhigh， 使其柵極接收Vinn信號，且使其漏極提供Vdrn信號。鎖存器140a包含一對交叉耦合在一起的反相器150和160。反相器150包含以堆疊配置耦合的N溝道MOS (NMOS)晶體管152和PMOS晶體管154。NMOS晶體管152使其源極耦合到Vss，使其柵極耦合到PMOS晶體管154的柵極，且使其漏極耦合到PMOS晶體管154 的漏極。PMOS晶體管154的源極耦合到Vhigh。MOS晶體管152和154的柵極形成反相器 150的輸入，其接收Vdrp信號。MOS晶體管152和154的漏極形成反相器150的輸出，其提供Voutp信號。反相器160包含以堆疊配置耦合的NMOS晶體管162和PMOS晶體管164。NMOS晶體管162使其源極耦合到Vss，使其柵極耦合到PMOS晶體管164的柵極，且使其漏極耦合到PMOS晶體管164的漏極。PMOS晶體管164的源極耦合到Vhigh。MOS晶體管162 和164的柵極形成反相器160的輸入，其接收Vdrn信號。MOS晶體管162和164的漏極形成反相器160的輸出，其提供Voutn信號。反相器150的輸入耦合到反相器160的輸出，且反相器150的輸出耦合到反相器160的輸入。鎖存器140a操作如下。當Vdrp信號處于邏輯高電平(例如，Vhigh)時，NMOS晶體管152接通，PMOS晶體管154切斷，且Voutp信號處于邏輯低電平(例如，Vss)。Vdrn信號處于邏輯低電平，NMOS晶體管162切斷，PMOS晶體管164接通，且Voutn信號處于邏輯高電平。相反，當Vdrp信號處于邏輯低電平時，NMOS晶體管152切斷，PMOS晶體管154接通， 且Voutp信號處于邏輯高電平。Vdrn信號處于邏輯高電平，NMOS晶體管162接通，PMOS晶體管164切斷，且Voutn信號處于邏輯低電平。反相器150和160作為可在穩定狀態期間存儲邏輯值的反饋電路而操作。Vdrp和Vdrn信號可將新邏輯值寫入到鎖存器140a中。驅動器電路IlOa接收Vinp和Vinn信號，并產生Vdrp和Vdrn信號。當Vinp信號處于邏輯低電平(例如，Vss)且Virm信號處于邏輯高電平(例如，Vhigh)時，PMOS晶體管222接通，Vdrp信號處于邏輯高電平，PMOS晶體管2M切斷，且Vdrn信號處于邏輯低電平。相反，當Vinp信號處于邏輯高電平且Virm信號處于邏輯低電平時，PMOS晶體管222切斷，Vdrp信號處于邏輯低電平，PMOS晶體管2M接通，且Vdrn信號處于邏輯高電平。Vinp 和Vinn信號應小于或等于Vhigh-|Vthp|，以便接通PMOS晶體管222和224，其中Vthp為 PMOS晶體管222和2 的閾值電壓。Vinp和Vinn信號應大于或等于Vhigh，以便切斷PMOS 晶體管222和224。輸入電壓范圍與輸出電壓范圍應重疊約等于PMOS晶體管222和2M的閾值電壓的電壓。在圖2中所示的示范性設計中，PMOS晶體管222和2M在Vss到Vhigh的電壓范圍之間操作，且具有大于此電壓范圍的擊穿電壓。可能需要用具有小于Vss到Vdd的全電壓范圍的擊穿電壓的MOS晶體管來實施PMOS晶體管222和224。舉例來說，PMOS晶體管 222和2 可用具有較小擊穿電壓且源極耦合到電路接地而非Vdd的PMOS晶體管來實施。 Vinp和Virm信號(其可具有OV到Vdd的電壓范圍)繼而將能夠切斷這些PMOS晶體管，但將不能夠接通PMOS晶體管。或者，PMOS晶體管222和2 可由具有較小擊穿電壓且漏極耦合到電路接地的NMOS晶體管來替代。Vinp和Virm信號繼而將能夠接通這些NMOS晶體管，但將不能夠切斷NMOS晶體管。在一方面中，電平移位器可包含驅動器電路，所述驅動器電路可接收具有第一電壓范圍的輸入信號并產生具有第二電壓范圍的驅動信號。所述驅動器電路可通過以第一電壓范圍或第二電壓范圍(而非全電壓范圍)操作的MOS晶體管來實施，以避免超過擊穿電壓。圖3展示通過以非重疊電壓范圍操作的MOS晶體管實施的電平移位器106的示意圖。電平移位器106包含耦合到鎖存器140a的驅動器電路110b，其為圖IA中的驅動器電路110和鎖存器140的示范性設計。鎖存器140a包含如上文針對圖2所描述而耦合的兩個反相器150和160。在圖3中所示的示范性設計中，驅動器電路IlOb包含四個反相器312、314、316和 318以及兩個NMOS晶體管322和324。反相器312接收Vinp信號，并輸出第一中間信號Vintp0反相器314使其輸入耦合到電路接地，且使其輸出提供第一控制信號Vctrlp。反相器314從Vintp信號接收其較高供應電壓，且從Vdrp信號接收其較低供應電壓。NMOS晶體管322使其漏極耦合到電路接地，使其柵極接收來自反相器314的Vctrlp信號，且使其源極提供Vdrp信號。反相器316接收Virm信號，并輸出第二中間信號Vintn。反相器318 使其輸入耦合到電路接地，且使其輸出提供第二控制信號Vctrln。反相器318從Vintn信號接收其較高供應電壓，且從Vdrn信號接收其較低供應電壓。NMOS晶體管3M使其漏極耦合到電路接地，使其柵極接收來自反相器318的Vctrln信號，且使其源極提供Vdrn信號。反相器312、314、316和318可為圖IB中的控制信號產生器120的部分。NMOS晶體管322和3M可為圖IB中的鎖存器驅動器130的部分。反相器312和316在第一電壓范圍之間操作，并接收用于較高供應電壓的Vdd和用于較低供應電壓的電路接地。反相器 314和318在任一給定時刻在第一電壓范圍或第二電壓范圍之間操作。取決于Vinp信號的邏輯值，反相器314可在第一電壓范圍之間操作且反相器318可在第二電壓范圍之間操作， 或反相器314可在第二電壓范圍之間操作且反相器318可在第一電壓范圍之間操作。圖4展示電平移位器106的示意圖，其中反相器312、314、316和318中的每一者是通過一對MOS晶體管來實施。明確地說，反相器312是通過在電路接地與Vdd之間操作的 NMOS晶體管412和PMOS晶體管414來實施。反相器314是通過在Vintp信號與Vdrp信號之間操作的NMOS晶體管422和PMOS晶體管4 來實施。反相器316是通過在電路接地與 Vdd之間操作的NMOS晶體管432和PMOS晶體管434來實施。反相器318是通過在Vintn 信號與Vdrn信號之間操作的NMOS晶體管442和PMOS晶體管444來實施。圖4還展示Vdd = 1. 8V、Vss = _2V、Vinp信號處于邏輯高電平且Vinn信號處于邏輯低電平的狀況。電平移位器106操作如下。Virm信號的邏輯低電平(OV)將反相器316 的輸出設定為1. 8V。反相器318中的PMOS晶體管444觀測到其柵極處的OV和其源極處的1. 8V，PMOS晶體管444接通且將反相器318的輸出升高到1. 8V。NMOS晶體管3M使其漏極耦合到0V，通過其柵極處的1. 8V而接通且在Vdrn信號上提供0V。在鎖存器140a中， 匪OS晶體管162接通且PMOS晶體管164通過Vdrn信號上的OV而切斷。匪OS晶體管162 在Voutn信號上提供-2V。在互補側上，Vinp信號的邏輯高電平(1. 8V)將反相器312的輸出設定為0V。反相器314中的NMOS晶體管422觀測到其柵極處的OV和其源極處的Vdrp 信號上的-2V，NMOS晶體管422接通且將反相器314的輸出拉到_2V。Vdrp信號歸因于鎖存器140a中的NMOS晶體管162接通而處于_2V。NMOS晶體管322的柵極與源極通過反相器314中的NMOS晶體管422接通而短路。在鎖存器140a中，NMOS晶體管152切斷，且PMOS 晶體管巧4通過Vdrp信號上的-2V而接通。PMOS晶體管巧4在Voutp信號上提供0V。在穩定狀態期間，鎖存器106中的MOS晶體管觀測到2V的最大漏極到源極電壓。 在Vinp信號的低電平到高電平轉變或高電平到低電平轉變期間，短電壓尖峰可能分別跨反相器314和318中的NMOS晶體管422和442而發生。此電壓尖峰可達Vdd-Vss，或圖4 中所示的實例中的3. 8V。此電壓尖峰可通過以下方式減輕(i)在反相器314中的NMOS晶體管322的源極與匪OS晶體管422的源極之間添加電阻器；以及(ii)在反相器318中的 NMOS晶體管324的源極與NMOS晶體管442的源極之間添加電阻器。反相器314和318中的NMOS晶體管422和442可分別以合適大小來設計以確保電平移位器106的恰當操作。NMOS晶體管422切斷NMOS晶體管322，且NMOS晶體管442切斷NMOS晶體管324。若NMOS晶體管422和442的接通狀態過強，則NMOS晶體管322和 324可能不會容易地從其切斷狀態(其中源極受縛于柵極)拉出。NMOS晶體管422和442 的大小可經選擇，使得其接通狀態不會過強，以使得NMOS晶體管322和3M可較容易地從切斷狀態拉出。圖5展示電平移位器108的示意圖，其中輸入和輸出信號具有正電壓范圍。電平移位器108接收包括具有OV到Vddl的第一電壓范圍的Vinp和Virm信號的差動輸入信號。 電平移位器108提供包括具有Vddl到Vdd2的第二電壓范圍的Voutp和Voutn信號的差動輸出信號，其中Vdd2 > Vddl。電平移位器108包含耦合到鎖存器140c的驅動器電路110c，其為圖IA中的驅動器電路110和鎖存器140的另一示范性設計。驅動器電路IlOc包含四個反相器512、514、 516和518以及兩個PMOS晶體管522和524。反相器512接收Vinp信號并輸出第一中間信號Vintp。反相器514使其輸入耦合到Vddl，且使其輸出提供第一控制信號Vctrlp。反相器514從Vdrp信號接收其較高供應電壓，且從Vintp信號接收其較低供應電壓。PMOS晶體管522使其漏極耦合到Vddl，使其柵極接收來自反相器514的Vctrlp信號，且使其源極提供Vdrp信號。反相器516接收Virm信號，并輸出第二中間信號Vintn。反相器518使其輸入耦合到Vddl，且使其輸出提供第二控制信號Vctrln。反相器518從Vdrn信號接收其較高供應電壓，且從Vintn信號接收其較低供應電壓。PMOS晶體管5M使其漏極耦合到 Vddl、使其柵極接收來自反相器518的Vctrln信號，以及使其源極提供Vdrn信號。反相器512、514、516和518可為圖IB中的控制信號產生器120的部分。PMOS晶體管522和5M可為圖IB中的鎖存器驅動器130的部分。反相器512和516在第一電壓范圍之間操作，并接收用于較高供應電壓的Vdd和用于較低供應電壓的0V。反相器514和 518在任一給定時刻在第一電壓范圍或第二電壓范圍之間操作。取決于Vinp信號的邏輯值，反相器514可在第一電壓范圍之間操作，且反相器518可在第二電壓范圍之間操作，或反相器514可在第二電壓范圍之間操作，且反相器518可在第一電壓范圍之間操作。鎖存器140c包含兩個反相器550和560，其通過NMOS晶體管552和562以及PMOS 晶體管5 和564來實施，NMOS晶體管552和562與PMOS晶體管5 和564是以類似于圖 2中的NMOS晶體管152和162以及PMOS晶體管154和164的方式(除其供電連接外)耦合。PMOS晶體管5M和564使其源極耦合到Vdd2，且NMOS晶體管552和562使其源極耦合到Vddl。驅動器電路IlOc和鎖存器140c以與圖3中的驅動器電路IlOb和鎖存器140a 互補的方式操作。本文中所描述的電平移位器可用以實施高電壓邏輯電路。高電壓邏輯電路為可處置具有比用以實施邏輯電路的MOS晶體管的擊穿電壓大的電壓范圍的數字輸入和/或輸出信號的邏輯電路。圖6展示高電壓邏輯電路600的示范性設計的示意圖，高電壓邏輯電路600可能能夠實施任何邏輯功能。邏輯電路600接收具有OV到Vdd的第一電壓范圍的K個輸入信號(Vinl到VinK)，其中K可為1或更大。邏輯電路600對K個輸入信號實施所要邏輯功能，且提供具有從Vss到Vdd的全電壓范圍的輸出信號Vout。全電壓范圍涵蓋第一電壓范圍與從OV到Vss的第二電壓范圍兩者。在圖6中所示的示范性設計中，邏輯電路600包含電平移位器610、第一處理電路620a、第二處理電路620b和輸出電路650。電平移位器610在全電壓范圍之間操作。第一處理電路620a包含在第一電壓范圍之間操作的邏輯電路630a和延遲電路640a。第二處理電路620b包含在第二電壓范圍之間操作的邏輯電路630b和延遲電路640b。輸出電路650 在任一給定時刻在第一電壓范圍或第二電壓范圍之間操作。 電平移位器610接收具有第一電壓范圍的K個輸入信號，并提供具有第二電壓范圍的K個經電平移位的信號(Vshiftedl到VshiftedK)。電平移位器610可通過圖3中的 K個電平移位器106來實施，每一輸入信號一個電平移位器106。每一電平移位器106可接收具有第一電壓范圍的相應輸入信號，并可提供具有第二電壓范圍的對應經電平移位的信號。 在第一處理電路620a中，邏輯電路630a接收具有第一電壓范圍的K個輸入信號， 對所述K個輸入信號實施所要邏輯功能，并提供其輸出到延遲電路640a。邏輯電路630a可通過反相器、邏輯門和/或其它邏輯組件來實施。延遲電路640a對來自邏輯電路630a的輸出信號操作，且提供具有第一電壓范圍的第一中間信號Vtop。延遲電路640a可通過串聯耦合的偶數個反相器來實施。這些反相器可通過合適尺寸的MOS晶體管來實施以獲得Vtop 信號的所要延遲、低電平到高電平轉變和高電平到低電平轉變，以便避免切換期間在輸出電路650中的電壓尖峰。在第二處理電路620b中，邏輯電路630b接收具有第二電壓范圍的K個經電平移位的信號，對所述K個經電平移位的信號實施所要邏輯功能，并提供其輸出到延遲電路 640b。邏輯電路630b可通過反相器、邏輯門和/或其它邏輯組件以類似于邏輯電路630a 的方式來實施。延遲電路640b對來自邏輯電路630b的輸出信號操作，并提供具有第二電壓范圍的第二中間信號Vbot。延遲電路640b可以用串聯耦合的偶數個反相器來實施。這些反相器可通過合適尺寸的MOS晶體管來實施以獲得Vbot信號的所要延遲和轉變，以便避免切換期間在輸出電路650中的電壓尖峰。還可省略延遲電路640a和640b。在此狀況下， 可通過選擇合適尺寸用于邏輯電路630a和630b中的MOS晶體管來達成所要延遲和轉變。在圖6中所示的示范性設計中，輸出電路650包含NMOS晶體管652和PMOS晶體管 654。NMOS晶體管652使其柵極耦合到電路接地，使其源極接收來自延遲電路640b的Vbot 信號，且使其漏極提供Vout信號。PMOS晶體管6M使其柵極耦合到電路接地，使其源極接收來自延遲電路640a的Vtop信號，且使其漏極耦合到NMOS晶體管652的漏極。如圖6中所示，輸出電路650是通過反相器來實施，所述反相器使其輸入連接到電路接地，且其較高和較低供應電壓分別由Vtop和Vbot信號提供。Vtop和Vbot信號具有相同邏輯值，但具有不同的電壓范圍。對于邏輯高電平輸出，Vtop信號處于Vdd，且Vbot信號處于0V。在此狀況下，NMOS晶體管652切斷，PMOS晶體管6M接通，且Vout信號被設定為 Vdd。相反，對于邏輯低電平輸出，Vtop信號處于0V，且Vbot信號處于Vss。在此狀況下， NMOS晶體管652接通，PMOS晶體管6M切斷，且Vout信號被設定為Vss。Vout信號因而具有全電壓范圍，即使MOS晶體管652和6M在任一給定時刻僅觀測到第一電壓范圍或第二電壓范圍也如此。雖然圖6中未展示，但另一電平移位器可用于頂部路徑，且可接收具有第一電壓范圍的K個輸入信號且提供具有第三電壓范圍的K個經電平移位的信號。第一處理電路 620a中的邏輯電路630a和延遲電路640a繼而可在第三電壓范圍之間操作。輸出電路650
11可在任一給定時刻在第二電壓范圍或第三電壓范圍之間操作。第一電壓范圍和第二電壓范圍可各自小于用以實施邏輯電路600的MOS晶體管的擊穿電壓。全電壓范圍可大于用以實施輸出電路650的MOS晶體管的擊穿電壓。然而，這些MOS晶體管在任一給定時刻僅觀測到第一電壓范圍或第二電壓范圍，即使Vout信號可使全電壓范圍擺動也如此。本文中所描述的電平移位器和高電壓邏輯電路可用于各種電子裝置，例如無線通信裝置、蜂窩式電話、個人數字助理(PDA)、手持型裝置、無線調制解調器、膝上型計算機、無繩電話、廣播接收器、藍牙裝置、消費型電子裝置等等。下文描述電平移位器和/或高電壓邏輯電路在無線通信裝置(其可為蜂窩式電話或某一其它裝置)中的使用。圖7展示無線通信裝置700的示范性設計的框圖。在此示范性設計中，無線裝置 700包含數字部分710和收發器720。收發器720包含支持雙向通信的傳輸器730和接收器 740。在數字部分710中，處理器/控制器712可執行用于無線裝置700的各種功能，例如，處理正傳輸或接收的數據。存儲器714可存儲用于處理器/控制器712的程序代碼和數據。電平移位器和/或高電壓邏輯電路716可(例如)從處理器/控制器712和/或其它電路塊接收輸入信號，并可產生輸出信號。數字部分710還可包含其它模塊、處理器、存儲器等。在傳輸路徑中，數字部分710可處理(例如，編碼和調制)待傳輸的數據，并提供輸出基帶信號到傳輸器730。在傳輸器730中，升頻轉換器電路732可處理(例如，放大、濾波和升頻轉換)所述輸出基帶信號并提供經升頻轉換的信號。功率放大器(PA)模塊734 可放大經升頻轉換的信號以獲得所要輸出功率電平，并提供輸出射頻(RF)信號，所述輸出射頻(RF)信號可經由開關/雙工器736而投送并經由天線738來傳輸。在接收路徑中，天線738可接收由基站和/或其它傳輸器臺傳輸的RF信號，且可提供所接收的RF信號，所述所接收的RF信號可經由開關/雙工器736而投送并提供到接收器740。在接收器740中，前端模塊742可處理(例如，放大和濾波)所接收的RF信號， 并提供經放大的RF信號。降頻轉換器電路744可進一步處理(例如，降頻轉換、濾波和放大)經放大的RF信號并提供輸入基帶信號到數字部分710。數字部分710可進一步處理 (例如，數字化、解調制和解碼)輸入基帶信號以恢復所傳輸的數據。電平移位器和/或高電壓邏輯電路750可接收來自數字部分710的輸入信號，并可產生用于升頻轉換器電路732、PA模塊734、開關/雙工器736、前端模塊742和/或降頻轉換器電路744的輸出信號。舉例來說，電平移位器和/或高電壓邏輯電路750可產生用于開關和/或PA模塊734和開關/雙工器736內的其它電路組件的控制信號。在示范性設計中，設備(例如，集成電路、電子單元、無線裝置等)可包含電平移位器，所述電平移位器包括耦合到鎖存器的驅動器電路，例如，如圖IA中所示。驅動器電路可接收具有第一電壓范圍的輸入信號，且可提供具有不同于第一電壓范圍的第二電壓范圍的驅動信號。鎖存器可接收所述驅動信號，并提供具有第二電壓范圍的輸出信號。在示范性設計中，驅動器電路可包括耦合到鎖存器驅動器的控制信號產生器，例如，如圖IB中所示。控制信號產生器可接收輸入信號，并提供具有大于第一電壓范圍和第二電壓范圍中的每一者的第三/全電壓范圍的控制信號。鎖存器驅動器可接收所述控制信號并提供驅動信號。所述輸入信號可為包括Vinp和Virm信號的差動信號。所述驅動信號可為包括Vdrp和Vdrn
信號的另一差動信號。在示范性設計中，驅動器電路可包括四個反相器和兩個MOS晶體管，例如，如圖3 或5中所示。第一反相器(例如，圖3中的反相器312)可接收Vinp信號，并提供第一中間信號Vintp。第二反相器(例如，反相器314)可耦合到第一反相器，且可接收所述第一中間信號并提供第一控制信號Vctrlp。第一 MOS晶體管(例如，NMOS晶體管322)可耦合到所述第二反相器，且可接收第一控制信號并提供Vdrp信號。第三反相器(例如，反相器316) 可接收Virm信號，并提供第二中間信號Vintn。第四反相器(例如，反相器318)可耦合到第三反相器，且可接收第二中間信號并提供第二控制信號Vctrln。第二 MOS晶體管(例如， NMOS晶體管324)可耦合到所述第四反相器，且可接收所述第二控制信號并提供Vdrn信號。在示范性設計中，第一反相器和第三反相器可各自在第一電壓范圍之間操作。第二反相器和第四反相器可各自取決于輸入信號的邏輯值而在第一電壓范圍或第二電壓范圍之間操作。第二反相器可將Vintp信號和Vdrp信號作為供應電壓接收。第四反相器可將Vintn信號和Vdrn信號作為供應電壓接收。當輸入信號具有第一邏輯值時，第二反相器可在第一電壓范圍之間操作，且可向Vctrlp信號提供第一電壓(例如，Vdd)。當輸入信號具有第二邏輯值時，第二反相器可在第二電壓范圍之間操作，且可向Vctrlp信號提供第二電壓(例如，Vss)。第三電壓范圍可由第一電壓和第二電壓來界定。在示范性設計中，第一 MOS晶體管和第二 MOS晶體管可為NMOS晶體管，所述NMOS 晶體管使其漏極耦合到第二電壓范圍的高電壓，且分別使其源極提供Vdrp和Vdrn信號， (例如)如圖3中所示。在另一示范性設計中，第一MOS晶體管和第二MOS晶體管可為PMOS 晶體管，所述PMOS晶體管使其漏極耦合到第二電壓范圍的低電壓，且分別使其源極提供 Vdrp和Vdrn信號，(例如)如圖5中所示。在示范性設計中，第一電壓范圍可與第二電壓范圍不重疊。第一電壓范圍可涵蓋正電壓的范圍，且第二電壓范圍可涵蓋負電壓的范圍。或者，第一電壓范圍可涵蓋正電壓的第一范圍，且第二電壓范圍可涵蓋不同于正電壓的第一范圍的正電壓的第二范圍。驅動器電路和鎖存器可通過具有可大于第一電壓范圍和第二電壓范圍中的每一者但小于第三電壓范圍的擊穿電壓的MOS晶體管來實施。圖8展示用于執行電平移位的過程800的示范性設計。可接收具有第一電壓范圍的輸入信號(框812)。可基于輸入信號而產生具有第二電壓范圍的驅動信號(框814)。所述第二電壓范圍可不同于所述第一電壓范圍。可鎖存所述驅動信號以獲得具有第二電壓范圍的輸出信號(框816)。在框814的示范性設計中，可基于輸入信號而產生具有第三/全電壓范圍的控制信號。第三電壓范圍可大于第一電壓范圍和第二電壓范圍中的每一者。可接著基于控制信號而產生驅動信號。輸入信號可為包括Vinp和Virm信號的差動信號，且驅動信號可為包括Vdrp和 Vdrn信號的另一差動信號。在框814的示范性設計中，可基于Vinp信號而(例如，通過第一反相器)產生第一中間信號。可基于所述第一中間信號而(例如，通過第二反相器)產生第一控制信號。可基于所述第一控制信號而(例如，通過第一 MOS晶體管)產生Vdrp信號。可基于Virm信號而(例如，通過第三反相器)產生第二中間信號。可基于所述第二中間信號而(例如，通過第四反相器)產生第二控制信號。可基于所述第二控制信號而(例如，通過第二 MOS晶體管)產生Vdrn信號。在另一示范性設計中，設備(例如，集成電路、電子單元、無線裝置等)可包含高電壓邏輯電路，所述高電壓邏輯電路包括電平移位器、第一和第二電路以及輸出電路，(例如)如圖6中所示。電平移位器可接收具有第一電壓范圍的至少一個輸入信號，且可提供具有第二電壓范圍的至少一個經電平移位的信號。所述第一電路可基于邏輯功能來處理所述至少一個輸入信號，且可提供具有第一電壓范圍的第一中間信號。所述第二電路可基于所述邏輯功能而處理所述至少一個經電平移位的信號，且可提供具有第二電壓范圍的第二中間信號。輸出電路可接收所述第一中間信號和第二中間信號，且可提供具有大于所述第一電壓范圍和所述第二電壓范圍中的每一者的第三電壓范圍的輸出信號。在示范性設計中，電平移位器可包括耦合到至少一個鎖存器的至少一個驅動器電路，例如，用于每一輸入信號的驅動器電路和鎖存器的集合。所述至少一個驅動器電路可接收至少一個輸入信號，且可提供具有第二電壓范圍的至少一個驅動信號。所述至少一個鎖存器可接收所述至少一個驅動信號，且可提供至少一個經電平移位的信號。第一電路可包括(i)用以接收所述至少一個輸入信號并基于邏輯功能處理所述至少一個輸入信號的第一邏輯電路，以及(ii)用以獲得第一中間信號的目標延遲和轉變的第一延遲電路。第二電路可包括(i)用以接收所述至少一個經電平移位的信號并基于邏輯功能處理所述至少一個經電平移位的信號的第二邏輯電路，以及(ii)用以獲得第二中間信號的目標延遲和轉變的第二延遲電路。所述第一電路和/或所述第二電路也可排除延遲電路。輸出電路可包括PMOS晶體管和NMOS晶體管，所述晶體管可如圖6中所示般耦合。圖9展示用于產生具有較大電壓擺動的信號的過程900的示范性設計。可電平移位具有第一電壓范圍的至少一個輸入信號以獲得具有第二電壓范圍的至少一個經電平移位的信號(框912)。可基于邏輯功能來處理所述至少一個輸入信號以獲得具有第一電壓范圍的第一中間信號(框914)。可基于所述邏輯功能處理所述至少一個經電平移位的信號以獲得具有第二電壓范圍的第二中間信號(框916)。可基于第一中間信號和第二中間信號產生具有第三/全電壓范圍的輸出信號(框918)。所述第三電壓范圍可大于所述第一電壓范圍和所述第二電壓范圍中的每一者。本文中所描述的電平移位器和高電壓邏輯電路可實施于IC、模擬IC、RF IC(RFIC)、混頻信號IC、專用集成電路(ASIC)、印刷電路板(PCB)、電子裝置等上。電平移位器和高電壓邏輯電路也可通過例如互補金屬氧化物半導體(CMOS)、NMOS、PMOS、雙極結晶體管(BJT)、雙極CMOS (BiCMOS)、硅鍺(SiGe)、砷化鎵(GaAs)等各種IC工藝技術來制造。實施本文中所描述的電平移位器和/或高電壓邏輯電路的設備可為獨立裝置或可為較大裝置的部分。裝置可為(i)獨立IC、(ii)可包含用于存儲數據和/或指令的存儲器IC的一個或一個以上IC的集合、(iii)例如RF接收器(RFR)或RF傳輸器/接收器 (RTR)等RFIC、(iv)例如移動臺調制解調器(MSM)等ASIC、(ν)可嵌入于其它裝置內的模塊、(vi)接收器、蜂窩式電話、無線裝置、手機或移動單元、(vii)等等。在一個或一個以上示范性設計中，所描述的功能可以用硬件、軟件、固件或其任何組合來實施。如果以軟件來實施，那么可將所述功能作為一個或一個以上指令或代碼而存儲于計算機可讀媒體上或經由計算機可讀媒體來傳輸。計算機可讀媒體包含計算機存儲媒
14體與通信媒體兩者，通信媒體包含促進計算機程序從一處到另一處的傳送的任何媒體。存儲媒體可為可由計算機存取的任何可用媒體。作為實例而非限制，此計算機可讀媒體可包括RAM、ROM、EEPROM、CD-ROM或其它光盤存儲器、磁盤存儲器或其它磁性存儲裝置，或可用以載運或存儲呈指令或數據結構形式的所要程序代碼且可由計算機存取的任何其它媒體。 而且，將任何連接恰當地稱為計算機可讀媒體。舉例來說，如果使用同軸電纜、光纖電纜、雙絞線、數字訂戶線(DSL)或無線技術(例如紅外線、無線電和微波)而從網站、服務器或其它遠程源傳輸軟件，那么同軸電纜、光纖電纜、雙絞線、DSL或無線技術(例如紅外線、無線電和微波)包含于媒體的定義中。如本文中所使用，磁盤和光盤包含壓縮光盤(CD)、激光盤、光盤、數字影音光盤(DVD)、軟盤和藍光光盤，其中磁盤通常以磁性的方式再現數據，而光盤通過激光以光學的方式再現數據。上述各物的組合也應包含在計算機可讀媒體的范圍內。 提供本發明的先前描述以使任何所屬領域的技術人員能夠制造或使用本發明。對本發明的各種修改對所屬領域的技術人員將顯而易見，且在不脫離本發明的范圍的情況下，本文中所界定的一般原理可適用于其它變體。因此，本發明不意欲限于本文所描述的實例和設計，而應符合與本文所揭示的原理和新穎特征一致的最廣范圍。
權利要求
1.一種設備，其包括驅動器電路，其用以接收具有第一電壓范圍的輸入信號，并提供具有不同于所述第一電壓范圍的第二電壓范圍的驅動信號；以及鎖存器，其耦合到所述驅動器電路且用以接收所述驅動信號并提供具有所述第二電壓范圍的輸出信號。
2.根據權利要求1所述的設備，所述驅動器電路包括控制信號產生器，其用以接收所述輸入信號并提供具有大于所述第一電壓范圍和所述第二電壓范圍中的每一者的第三電壓范圍的控制信號，以及鎖存器驅動器，其耦合到所述控制信號產生器且用以接收所述控制信號并提供所述驅動信號。
3.根據權利要求1所述的設備，所述輸入信號為包括Vinp和Virm信號的第一差動信號，且所述驅動信號為包括Vdrp和Vdrn信號的第二差動信號。
4.根據權利要求3所述的設備，所述驅動器電路包括第一反相器，其用以接收所述Vinp信號并提供第一中間信號，第二反相器，其耦合到所述第一反相器且用以接收所述第一中間信號并提供第一控制信號，第一金屬氧化物半導體MOS晶體管，其耦合到所述第二反相器且用以接收所述第一控制信號并提供所述Vdrp信號，第三反相器，其用以接收所述Virm信號并提供第二中間信號，第四反相器，其耦合到所述第三反相器且用以接收所述第二中間信號并提供第二控制信號，以及第二 MOS晶體管，其耦合到所述第四反相器且用以接收所述第二控制信號并提供所述 Vdrn信號。
5.根據權利要求4所述的設備，所述第一反相器和所述第三反相器各自在所述第一電壓范圍之間操作，且所述第二反相器和所述第四反相器取決于所述輸入信號的邏輯值而各自在所述第一電壓范圍或所述第二電壓范圍之間操作。
6.根據權利要求4所述的設備，所述第二反相器將所述第一中間信號和所述Vdrp信號作為供應電壓接收，且所述第四反相器接收所述第二中間信號和所述Vdrn信號作為供應電壓。
7.根據權利要求4所述的設備，當所述輸入信號具有第一邏輯值時，所述第二反相器在所述第一電壓范圍之間操作并向所述第一控制信號提供第一電壓，當所述輸入信號具有第二邏輯值時，所述第二反相器在所述第二電壓范圍之間操作并向所述第一控制信號提供第二電壓，所述第一電壓和所述第二電壓界定大于所述第一電壓范圍和所述第二電壓范圍中的每一者的第三電壓范圍。
8.根據權利要求4所述的設備，所述第一MOS晶體管和所述第二 MOS晶體管為N溝道 MOS NMOS晶體管，其具有耦合到所述第二電壓范圍的高電壓的漏極和分別提供所述Vdrp 信號和所述Vdrn信號的源極。
9.根據權利要求4所述的設備，所述第一MOS晶體管和所述第二 MOS晶體管為P溝道 MOS PMOS晶體管，其具有耦合到所述第二電壓范圍的低電壓的漏極和分別提供所述Vdrp信號和所述Vdrn信號的源極。
10.根據權利要求1所述的設備，所述第一電壓范圍與所述第二電壓范圍不重疊。
11.根據權利要求1所述的設備，所述第一電壓范圍涵蓋正電壓的范圍，且所述第二電壓范圍涵蓋負電壓的范圍。
12.根據權利要求1所述的設備，所述第一電壓范圍涵蓋正電壓的第一范圍，且所述第二電壓范圍涵蓋不同于正電壓的所述第一范圍的正電壓的第二范圍。
13.根據權利要求1所述的設備，所述驅動器電路和所述鎖存器是用具有擊穿電壓的金屬氧化物半導體MOS晶體管來實施，所述第一電壓范圍和所述第二電壓范圍中的每一者小于所述擊穿電壓。
14.一種方法，其包括接收具有第一電壓范圍的輸入信號；基于所述輸入信號而產生具有第二電壓范圍的驅動信號，所述第二電壓范圍不同于所述第一電壓范圍；以及鎖存所述驅動信號以獲得具有所述第二電壓范圍的輸出信號。
15.根據權利要求14所述的方法，所述產生所述驅動信號包括基于所述輸入信號而產生具有第三電壓范圍的控制信號，所述第三電壓范圍大于所述第一電壓范圍和所述第二電壓范圍中的每一者，以及基于所述控制信號而產生所述驅動信號。
16.根據權利要求14所述的方法，所述輸入信號為包括Vinp和Virm信號的第一差動信號，所述驅動信號為包括Vdrp和Vdrn信號的第二差動信號，且所述產生所述驅動信號包括基于所述Vinp信號產生第一中間信號， 基于所述第一中間信號產生第一控制信號， 基于所述第一控制信號產生所述Vdrp信號， 基于所述Virm信號產生第二中間信號， 基于所述第二中間信號產生第二控制信號，以及基于所述第二控制信號產生所述Vdrn信號。
17.一種設備，其包括用于接收具有第一電壓范圍的輸入信號的裝置；用于基于所述輸入信號而產生具有第二電壓范圍的驅動信號的裝置，所述第二電壓范圍不同于所述第一電壓范圍；以及用于鎖存所述驅動信號以獲得具有所述第二電壓范圍的輸出信號的裝置。
18.根據權利要求17所述的設備，所述用于產生所述驅動信號的裝置包括用于基于所述輸入信號而產生具有第三電壓范圍的控制信號的裝置，所述第三電壓范圍大于所述第一電壓范圍和所述第二電壓范圍中的每一者，以及用于基于所述控制信號而產生所述驅動信號的裝置。
19.根據權利要求17所述的設備，所述輸入信號為包括Vinp和Virm信號的第一差動信號，所述驅動信號為包括Vdrp和Vdrn信號的第二差動信號，且所述用于產生所述驅動信號的裝置包括用于基于所述Vinp信號產生第一中間信號的裝置， 用于基于所述第一中間信號產生第一控制信號的裝置， 用于基于所述第一控制信號產生所述Vdrp信號的裝置， 用于基于所述Virm信號產生第二中間信號的裝置， 用于基于所述第二中間信號產生第二控制信號的裝置，以及用于基于所述第二控制信號產生所述Vdrn信號的裝置。
20.一種設備，其包括電平移位器，其用以接收具有第一電壓范圍的至少一個輸入信號并提供具有第二電壓范圍的至少一個經電平移位的信號；第一電路，其用以基于邏輯功能來處理所述至少一個輸入信號并提供具有所述第一電壓范圍的第一中間信號；第二電路，其用以基于所述邏輯功能來處理所述至少一個經電平移位的信號并提供具有所述第二電壓范圍的第二中間信號；以及輸出電路，其用以接收所述第一中間信號和所述第二中間信號并提供具有大于所述第一電壓范圍和所述第二電壓范圍中的每一者的第三電壓范圍的輸出信號。
21.根據權利要求20所述的設備，所述電平移位器包括至少一個驅動器電路，其用以接收所述至少一個輸入信號并提供具有所述第二電壓范圍的至少一個驅動信號，以及至少一個鎖存器，其耦合到所述至少一個驅動器電路且用以接收所述至少一個驅動信號并提供所述至少一個經電平移位的信號。
22.根據權利要求20所述的設備，所述第一電路和所述第二電路各自包括用以接收所述至少一個輸入信號或所述至少一個經電平移位的信號并基于所述邏輯功能來處理所述至少一個輸入信號或所述至少一個經電平移位的信號的邏輯電路。
23.根據權利要求20所述的設備，所述第一電路或所述第二電路分別包括用以獲得所述第一中間信號或所述第二中間信號的目標延遲和轉變的延遲電路。
24.根據權利要求20所述的設備，所述輸出電路包括P溝道金屬氧化物半導體PMOS晶體管，其用以在源極處接收所述第一中間信號且在漏極處提供所述輸出信號，以及N溝道金屬氧化物半導體NMOS晶體管，其耦合到所述PMOS晶體管且用以在源極處接收所述第二中間信號且在漏極處提供所述輸出信號。
25.一種方法，其包括電平移位具有第一電壓范圍的至少一個輸入信號以獲得具有第二電壓范圍的至少一個經電平移位的信號；基于邏輯功能來處理所述至少一個輸入信號以獲得具有所述第一電壓范圍的第一中間信號；基于所述邏輯功能來處理所述至少一個經電平移位的信號以獲得具有所述第二電壓范圍的第二中間信號；以及基于所述第一中間信號和所述第二中間信號而產生具有第三電壓范圍的輸出信號，所述第三電壓范圍大于所述第一電壓范圍和所述第二電壓范圍中的每一者。
26.根據權利要求25所述的方法，所述電平移位所述至少一個輸入信號包括 基于所述至少一個輸入信號而產生具有所述第二電壓范圍的至少一個驅動信號，以及鎖存所述至少一個驅動信號以獲得所述至少一個經電平移位的信號。
全文摘要
本發明描述用具有相對于輸入信號和輸出信號的電壓擺動來說為低的擊穿電壓的MOS晶體管所實施的電平移位器和高電壓邏輯電路。在示范性設計中，電平移位器(102)包含驅動器電路(110)和鎖存器(140)。所述驅動器電路接收具有第一電壓范圍的輸入信號(Vinp、Vinn)，并提供具有第二電壓范圍的驅動信號(Vdrp、Vdrn)。所述第一電壓范圍和所述第二電壓范圍可涵蓋正電壓和負電壓，或不同范圍的正電壓。所述鎖存器接收所述驅動信號，并提供具有所述第二電壓范圍的輸出信號(Voutp、Voutn)。所述驅動器電路可基于所述輸入信號而產生具有全電壓范圍的控制信號(Vctrip、Vctrin)，且可接著基于所述控制信號而產生所述驅動信號。所述電平移位器可用以實施高電壓邏輯電路。
文檔編號H03K19/0185GK102474242SQ201080032880
公開日2012年5月23日 申請日期2010年7月22日 優先權日2009年7月22日
發明者馬爾科·卡西亞 申請人:高通股份有限公司