專利名稱：包括mosfet和雙柵極jfet的電子電路的制作方法
技術領域：
本發明一般地涉及半導體器件，并且更具體地涉及被配置用于功率應用的半導體器件。
背景技術：
被設計用于射頻(RF)功率應用的互補型金屬氧化物半導體(CMOS)器件具有傳統上需要的在改進的RF性能與更高的擊穿電壓之間的折衷。例如，CMOS器件的RF性能可以通過減少柵極幾何尺寸(例如，通過使用短溝道長度)來改進。然而，更小的柵極尺寸減小了 CMOS器件的擊穿電壓。由于減小的擊穿電壓限制了在放大器配置中的CMOS器件的輸出處可用的電壓擺動，所以這種CMOS器件在功率應用中用處較小。在一種處理擊穿電壓問題的方法中，CMOS器件可以被設計用于具有更低的電壓擺動的更大的電流驅動。然而，更大的電流驅動需要使得CMOS器件中的晶體管的寬度較大， 從而呈現對驅動電路的不期望的容性負載。另一種處理擊穿電壓問題的方法使用橫向擴散金屬氧化物半導體(LDMOS)晶體管。LDMOS晶體管具有活動區和漏極之間的漂移區。漂移區被輕摻雜并且經歷最大的電壓擺動。由于漂移區中的摻雜濃度受限于擊穿電壓要求，所以LDMOS器件犧牲更高的擊穿電壓而換來在漏極和源極端子之間流動的漏電流的更高的總電阻(被稱作導通狀態電阻)。另一種處理擊穿電壓問題的方法使用具有更厚和更高電阻率的襯底的器件。這些器件可以提供更高電壓的性能但是也引入了更高的導通狀態損耗。這些器件包括減小表面場(RESURF)器件，其中襯底二極管的耗盡區與橫向二極管的耗盡區交互以減小表面場。在這些器件中，由于耗盡區的橫向寬度擴大，所以擊穿電壓增大。因此，存在對于與傳統半導體器件相比提供改進的RF性能和更高功率的高擊穿電壓半導體器件的需要。
發明內容
本發明提供了用作用于放大輸入信號的功率放大器的多種電子電路。示例電路包括MOSFET和JFET，二者都包括源極和漏極，其中JFET的源極直接耦合到MOSFET的漏極。 MOSFET還包括柵極，而JFET還包括頂柵極和底柵極二者。MOSFET和JFET的柵極在一些實施例中具有不同的寬度。
在多種實施例中，JFET的頂柵極耦合到MOSFET的柵極。在這些實施例中的一些實施例中，JFET的底柵極也耦合到MOSFET的柵極，并且在這些實施例中的一些實施例中， JFET的頂柵極和底柵極二者都耦合到DC偏置源。在示例電路的多種實施例中，JFET的頂柵極耦合到JFET的底柵極，并且兩個柵極都獨立于MOSFET的柵極。在這些實施例中的一些實施例中，JFET的頂柵極和底柵極都耦合到DC偏置源，而在這些實施例中的其他實施例中，JFET的頂柵極和底柵極二者都耦合到地。在這些實施例中的更進一步的實施例中，JFET的頂柵極耦合到第一 DC偏置源，和/或 JFET的底柵極耦合到第二 DC偏置源或者地。本發明還針對多種器件。示例器件包括耦合到如上文所述的功率放大器的收發器。該收發器在多種實施例中被配置為產生具有在約700MHz至約2. 5GHz范圍內頻率的信號或者產生具有在約150MHz至約6GHz范圍內的頻率的信號。在一些實施例中，收發器被布置于與MOSFET和JFET相同的襯底上。多種實施例進一步包括耦合到JFET的漏極的輸出匹配電路。進一步地，本發明還提供信號放大的方法。示例方法包括利用第一信號控制 MOSFET的柵極、利用第二信號控制JFET的頂柵極和利用第三信號控制JFET的底柵極，其中 JFET處于與MOSFET的級聯配置。在多種實施例中，第二信號依賴于第一信號，并且在這些實施例中的一些實施例中，第三信號信號依賴于第二信號。類似地，在多種實施例中，第二信號獨立于第一信號，并且在這些實施例中的一些實施例中，第三信號依賴于第二信號。
為了簡單和清楚而圖示圖中的元件，并且圖中的元件不按比例繪制。一些元件的尺寸可能相對于其他元件被夸大以幫助增進對本發明的多種實施例的理解。圖1圖示了根據本發明的實施例的包括MOS柵極、結柵極和兩個相鄰N+區的雙柵極半導體器件的示例截面。圖2圖示了根據本發明的實施例的包括MOS柵極、結柵極和使用導電層耦合的兩個N+區的雙柵極半導體器件的示例截面。圖3圖示了根據本發明的實施例的包括MOS柵極、結柵極和布置在MOS柵極和結柵極之間的單個N+區的雙柵極半導體器件的示例截面。圖4圖示了根據本發明的實施例的在第二操作模式中圖3中的雙柵極半導體器件的示例截面。圖5圖示了根據本發明的實施例的圖1-3和6中的雙柵極半導體器件的示例電路圖。圖6圖示了根據本發明的實施例的包括MOS柵極和結柵極的雙柵極半導體器件的示例截面。圖7提供了根據本發明的實施例的包括MOSFET和雙柵極JFET的示例電子電路的電路圖。圖8A和8B是根據本發明的兩個實施例的示例電子電路的截面圖，其中每個示例電子電路包括MOSFET和雙柵極JFET，其中MOSFET和JFET是有區別的。圖9-15提供了根據本發明的多種實施例的包括MOSFET和雙柵極JFET的若干示例電子電路的電路圖。圖16提供了用于利用處于級聯配置中的MOSFET和雙柵極JFET來放大信號的示例方法的流程圖表示。
具體實施例方式本公開針對雙柵極半導體器件，其特征在于允許輸出電壓的大的偏離 (excursion)的高擊穿電壓，這使得這些半導體器件對于諸如功率放大之類的功率應用有用。此處公開的雙柵極半導體器件包括金屬氧化物半導體(MOS)柵極和結柵極，其中結柵極的偏置可以是MOS柵極的柵極電壓的函數。這樣的雙柵極半導體器件的擊穿電壓是MOS 柵極和結柵極的擊穿電壓之和。由于單獨的結柵極具有本征地高的擊穿電壓，所以雙柵極半導體器件的擊穿電壓比單獨的MOS柵極的擊穿電壓更高。與傳統的互補型金屬氧化物半導體(CMOS)器件相比，雙柵極半導體器件除了提供在更高功率水平上的可操作性之外，還提供改進的RF能力。使用現有技術中已知的半導體制備技術，并且可以使用具有工藝流程中的小修改的用于CMOS和邏輯器件的標準制備工藝，可以基本上在襯底之上和/或之中制備雙柵極半導體器件。MOS柵極可以包括金屬氧化物半導體結構，所述結構在電壓加于MOS柵極時修改半導體結構中的電荷分布，從而控制半導體器件的導電特性。從而MOS柵極可以充當電控制的柵極或者開關。該類型的柵極可以在金屬氧化物半導體場效應晶體管(MOSFET)器件中發現。結柵極包括具有與溝道的其余區域相反的摻雜特性的半導體材料的溝道的區域， 以使得當電壓加于結柵極時，溝道中的電荷分布被修改，由此控制溝道的導電特性。從而結柵極能夠充當電控制的柵極或者開關。該類型的柵極可以在結型場效應晶體管中發現。結柵極的有效電阻是如被結柵極的電壓控制的溝道的電阻。此處公開的雙柵極半導體器件可以被制備為包括MOS柵極和結柵極之間的一個或更多的注入區。與包括MOS柵極和結柵極之間的一個或多個注入區的實施例相比，不具有MOS柵極和結柵極之間的注入區的實施例可以提供雙柵極半導體器件的更高空間密度的配置。這些多種實施例的操作的原理都是類似的，除了在MOS柵極溝道和漂移區之間的耗盡區被修改。圖1圖示了包括MOS柵極、結柵極和兩個相鄰N+區(S卩，注入區)的雙柵極半導體器件的示例截面。可以使用現有技術中已知的半導體制備技術從摻雜硅、多晶硅、金屬和絕緣層的區域和/或層形成雙柵極半導體器件100。將理解，此處使用的術語“氧化層”是現有技術中的術語，其指代用作MOS器件中的阻擋層(barrier layer)的任何合適的絕緣層，無論它是否包括氧。該術語的出現是由于該層傳統上由二氧化硅形成，但是近年來，它變得也可以從諸如低k介電材料之類的其他材料制備，所述其他材料中的一些不包括氧。雙柵極半導體器件100包括P-襯底110、形成于P-襯底110中的N-阱120、N+ 源極130、柵極140、氧化層150、N+區160、N+區162、P+區170和N+漏極180。如此處使用的那樣，符號“ + ”指示所指示的導電類型的強摻雜(例如，N+指示N型，強摻雜)，而符號 “_”指示所指示的導電類型的弱摻雜(例如，P"指示P型，弱摻雜)。諸如Vgl和控制電壓Vg2之類的電信號可以分別耦合到柵極140和P+柵極170。也可以使用現有技術中已知的半導體制備技術、使用布置于N+源極130、N+區160、N+區162和N+漏極180中的每個的表面上的附加的多晶硅層(未示出)或金屬層(未示出)，來將電信號耦合到N+源極130、N+區160、N+區162和N+漏極180。雙柵極半導體器件100包括由P-襯底110、N+源極130、和N+區160、柵極140和氧化層150形成的N型MOS場效應晶體管(也被稱作N溝道M0SFET)。雙柵極半導體器件 100還包括由P-襯底110、N-阱120、N+區162、P+柵極170和N+漏極180形成的N溝道結型場效應晶體管(也被稱作N型JFET)。在該實施例中，N+區160和N+區162相鄰并且 N+區162基本上布置于N-阱120中。可替代地，雙柵極半導體器件100的元件可以被配置為使得雙柵極半導體器件 100包括P型MOS柵極，所述P型MOS柵極包括P溝道結柵極。在這樣的實施例中，根據現有技術中已知的半導體制備技術，摻雜硅的區域和/或層中的一些可以具有不同的摻雜。可以認為雙柵極半導體器件100操作于兩個模式中。圖1中所示的第一模式由Vgl >閾值電壓Vth和IVg2-VpiI 0(g卩，Vg2-Vp1的絕對值近似于0)指示。Vgl是柵極140處的電壓，Vg2是P+柵極170處的電壓，Vth是柵極140的閾值電壓，而Vp1是N+區162處的電壓。 在第一模式中，加在柵極140上的電壓Vgl比Vth大，使得MOS柵極是“導通”的。控制電壓 Vg2加在P+柵極170上，使得利用控制電壓Vg2和N+區162的電壓Vpi之間的低電勢差而偏置結柵極。從而，P+柵極170對電流流動呈現低電阻R。n。在第一模式中，半導體器件100 在N+源極130和N+漏極180之間導通電流。在第二模式中，半導體器件100不導通該電流。回到圖1，在第二模式中，負控制電壓Vg2加在P+柵極170上，并且P+柵極170之下的耗盡區延伸至N-阱120中的溝道(未示出)中。當加在P+柵極170上的控制電壓Vg2 使得IVg2-VpiI大于夾斷(pinch off)電壓V。ff時，在P+柵極170之下溝道完全耗盡并且沒有電流流經N+區162和N+漏極180之間。類似地，在第二模式中，沒有電流流經N+源極 130和N+漏極180之間。當控制電壓Vg2加在P+柵極170上使得|Vg2-VPI| 0(和第一模式對應)時，溝道打開并且多數載流子電流可以流經N+區162和N+漏極180之間。因此，P+柵極170 (結柵極)的行為可以等效于具有高有效電阻R。ff和低有效電阻R。nm可變電阻器，所述高有效電阻R。ff在I Vg2-Vpi I > Voff時允許少量電流或者不允許電流流經N+源極130和N+漏極180 之間，所述低有效電阻1^在IVg2-VpiI 0時允許最大電流流過。雙柵極半導體器件100可以包括具有雙柵極的器件，其中P+柵極170 (結柵極) 處的控制電壓Vg2可以是柵極140 (M0S柵極)處的電壓Vgl的函數。使用參照圖5描述的控制電路，MOS柵極和結柵極二者都可以同時動態地偏置于“導通”狀態或者“關斷”狀態。在第二操作模式中，高有效電阻R。ff允許P+柵極170維持高電壓并且限制柵極 140和N+區160之間的電勢小于MOS柵極擊穿電壓。由于雙柵極半導體器件100的擊穿電壓是MOS柵極和P+柵極170的擊穿電壓之和，所以P+柵極170的本征地高的擊穿電壓提供了雙柵極半導體器件100的高擊穿電壓。控制電壓Vg2可以使用控制電路來調節并且可以依賴于夾斷電壓V。ff。控制電路可以包括被配置為將來自柵極140的RF信號耦合到P+柵極170的電容器(未示出)。為限制柵極140和P+柵極170之間的距離，該電容器可以利用在柵極140和P+柵極170之間平行的多個堆疊金屬層來實施。
圖2圖示了包括MOS柵極、結柵極和兩個使用導電層耦合的N+區的雙柵極半導體器件的示例截面。可以使用現有技術中已知的半導體制備技術從摻雜硅、多晶硅、金屬和絕緣層的區域和/或層形成雙柵極半導體器件200。雙柵極半導體器件200包括P-襯底110、形成于P-襯底110中的N-阱120、N+源極130、柵極140、氧化層150、N+區260、N+區262、導電層265、P+柵極170和N+漏極180。 導電層265可以是多晶硅層、金屬層或現有技術中已知的另一導電層。如圖2中所圖示，N+ 區260和N+區262被P-襯底110分離開，并且N+區262基本上布置于N-阱120中。如此處關于雙柵極半導體器件200所討論的那樣，諸如Vgl和控制信號Vg2之類的電信號可以分別耦合到柵極140和P+柵極170。也可以使用現有技術中已知的半導體制備技術、使用布置于N+源極130、N+區260、N+區262和N+漏極180中的每個的表面上的附加的多晶硅層(未示出)或者金屬層(未示出)，來將電信號耦合到N+源極130、N+區 260、N+ 區 262 和 N+ 漏極 180。雙柵極半導體器件200包括由P-襯底110、N-阱120、N+源極130、和N+區260、 柵極140、和氧化層150形成的N型M0SFET。雙柵極半導體器件200還包括由P-襯底110、 N-阱120、N+區262、P+柵極170和N+漏極180形成的N溝道JFET。在該實施例中，N+區 260和N+區262使用導電層265耦合。可替代地，雙柵極半導體器件200的元件可以被配置為使得雙柵極半導體器件 200包括包括P溝道結柵極的P型MOS柵極、或者包括P溝道結柵極的N型MOS柵極、或者包括N溝道結柵極的P型MOS柵極。在這樣實施例中，根據現有技術中已知的半導體制備技術，摻雜硅的區域和/或層中的一些可以具有不同的摻雜。可以認為雙柵極半導體器件200與此處參照圖1描述的兩個模式類似地操作。第一模式由Vgl >閾值電壓Vth和IVg2-VpiI 0指示，其中￥1>1是貼區262處的電壓。在第一模式中，加在柵極140上的電壓Vgl比Vth大以使得MOS柵極是“導通”的。控制電壓Vg2加于P+柵極170上以使得利用控制電壓Vg2和N+區262的電壓Vpi之間的低電勢差而偏置結柵極。從而，P+柵極170對電流流動呈現出低電阻R。n。在第一模式中，半導體器件200在 N+源極130和N+漏極180之間導通電流。在第二模式中，半導體器件200不導通該電流。當控制電壓Vg2加在P+柵極170上使得|Vg2-VPI| 0(與第一模式對應)時，溝道打開并且多數載流子的電流可以流經N+區262和N+漏極180之間。因此，P+柵極170 (結柵極)的行為可以等效于具有高有效電阻R。ff和低有效電阻R。n的可變電阻器，所述高有效電阻R。ff在I Vg2-Vpi I > Voff時允許少量電流或者不允許電流流經N+源極130和N+漏極180 之間，所述低有效電阻1^在IVg2-VpiI 0時允許最大電流流過。雙柵極半導體器件200可以包括具有雙柵極的器件，其中P+柵極170 (結柵極) 處的控制電壓Vg2可以是柵極140處的電壓Vgl的函數。使用參照圖5描述的控制電路，MOS 柵極和結柵極二者都可以同時動態地偏置于“導通”狀態或者“關斷”狀態。如參照圖1所描述的那樣，控制電路可以包括被配置為將來自柵極140的RF信號耦合到P+柵極170的電容器(未示出)。在第二操作模式中，高有效電阻R。ff允許P+柵極170維持高電壓并且限制柵極 140和N+區260之間的電勢小于MOS柵極擊穿電壓。由于雙柵極半導體器件200的擊穿電壓是MOS柵極和P+柵極170的擊穿電壓之和，所以P+柵極170的本征地高的擊穿電壓提供了雙柵極半導體器件200的高擊穿電壓。圖3圖示了包括MOS柵極和結柵極和布置于MOS柵極和結柵極之間的單個N+區的雙柵極半導體器件的示例截面。可以使用現有技術中已知的半導體制備技術從摻雜硅、 多晶硅、金屬和絕緣層的區域和/或層形成雙柵極半導體器件300。雙柵極半導體器件300 包括P-襯底110、形成于P-襯底110中的N-阱120、N+源極130、柵極140、氧化層150、 N+區360、P+柵極170和N+漏極180。如圖3中所圖示，N+區360基本上布置于N-阱120 中。如參照圖1-2所描述的那樣，諸如Vgl和控制信號Vg2之類的電信號可以分別耦合到柵極140和P+柵極170。也可以使用現有技術中已知的半導體制備技術、使用布置于N+ 源極130、N+區360和N+漏極180中的每個的表面上的附加的多晶硅層(未示出)或者金屬層(未示出)，來將電信號耦合到N+源極130、N+區360和N+漏極180。雙柵極半導體器件300包括由P-襯底110、柵極140和氧化層150形成的N型MOS 柵極。雙柵極半導體器件300還包括由P-襯底110、N-阱120、N+區360、P+柵極170和 N+漏極180形成的N溝道JFET。在該實施例中，N+區360是N溝道JFET的源極并且鄰接 N型MOS柵極，該N型MOS柵極包括柵極140和氧化層150。可以認為雙柵極半導體器件300與此處參照圖1-2描述的兩個模式類似地操作。 第一模式由Vgl >閾值電壓Vth和IVg2-VpiI 0指示，其中￥1>1是貼區360處的電壓。在第一模式中，加在柵極140上的電壓Vgl比Vth大以使得MOS柵極是“導通”的。控制電壓Vg2 加于P+柵極170上以使得利用控制電壓Vg2和N+區360的電壓Vpi之間的低電勢差而偏置結柵極。從而，P+柵極170對電流流動呈現出低電阻R。n。在第一模式中，半導體器件300 在N+源極130和N+漏極180之間導通電流。在第二模式中，半導體器件300不導通該電流。當控制電壓Vg2加在P+柵極170上使得|Vg2-VPI| 0(與第一模式對應)時，溝道打開并且多數載流子的電流可以流經N+區360和N+漏極180之間。因此，P+柵極170 (結柵極)的行為可以認為等效于具有高有效電阻R。ff和低有效電阻R。nm可變電阻器，所述高有效電阻民 在IVg2-VpiI >￥。 時允許少量電流或者不允許電流流經N+源極130和N+漏極180之間，所述低有效電阻1^在|Vg2-VPI| 0時允許最大電流流過。如參照圖1-2所描述的那樣，可以認為雙柵極半導體器件300是具有雙柵極的器件，其中P+柵極170 (結柵極)處的控制電壓Vg2可以是柵極140處的電壓Vgl的函數。使用參照圖5描述的控制電路，MOS柵極和結柵極二者都可以同時動態地偏置于“導通”狀態或者“關斷”狀態。如參照圖1所描述的那樣，控制電路可以包括被配置為將來自柵極140 的RF信號耦合到P+柵極170的電容器(未示出)。在第二操作模式中，高有效電阻R。ff允許P+柵極170維持高電壓并且限制柵極 140和N+區360之間的電勢小于MOS柵極擊穿電壓。由于雙柵極半導體器件300的擊穿電壓是MOS柵極和P+柵極170的擊穿電壓之和，所以P+柵極170的本征地高的擊穿電壓提供了雙柵極半導體器件300的高擊穿電壓。圖4圖示了在第二操作模式中圖3中雙柵極半導體器件300的示例截面。此處的在第二模式中的雙柵極半導體器件300的描述類似地應用于參照圖1-2所描述的雙柵極半導體器件100和200的第二操作模式。
在第二操作模式中，加在柵極140上的電壓Vgl低于閾值電壓Vth，使得MOS柵極是 “關斷”的。控制電壓Vg2加在P+柵極170上使得通過使用Vg2和N+區360的電壓Vpi之間的高電勢差而將結柵極偏置在夾斷電壓電壓V。ff附近。從而，P+柵極170對諸如圖4中所圖示的漂移區420之類的漂移區中的電流流動呈現高有效電阻R。ff。該高有效電阻R。ff從諸如圖4所示的耗盡區410之類的延伸到P+柵極170之下和周圍的耗盡區產生。在第二操作模式中，高有效電阻R。ff允許P+柵極170維持高電壓并且限制柵極 140處的電壓擺動小于MOS柵極的擊穿電壓。第二操作模式有效地保護了柵極140免于受到高于擊穿電壓的電壓。由于雙柵極半導體器件300的擊穿電壓是MOS柵極和P+柵極170 的擊穿電壓之和，所以P+柵極170的本征地高的擊穿電壓提供了雙柵極半導體器件300的高擊穿電壓。圖5圖示了圖1-2中的雙柵極半導體器件的示例電路。電路500包括N溝道JFET 510、N溝道MOSFET 520和控制電路530。控制電路530向N溝道JFET 510的柵極提供可以是N溝道MOSFET 520的電壓Vgl的函數的控制電壓Vg2。控制電路530工作以使N溝道 MOSFET 520和N溝道JFET 510 二者都同時動態地偏置于“導通”狀態或者“關斷”狀態。控制電路530可以是可以將來自N溝道MOSFET的柵極信號耦合到N溝道JFET的柵極的電容
ο控制電路530提供控制電壓Vg2以偏置N溝道JFET 510使得R。ff有效電阻在N溝道MOSFET “關斷”(即，Vgl < Vg2)時有最大值。典型地，控制電壓Vg2將N溝道JFET 510偏置為接近于夾斷電壓V。ff。當N溝道MOSFET 520 “導通”(即，Vgl > Vg2)時，控制電路530 提供控制電壓Vg2以偏置N溝道JFET 510使得R。n有效電阻最小而電流流動最大。R。jljR。ff 的大范圍的有效電阻的變化允許N溝道JFET 510的漏極處的電壓的大的偏離以及參照圖 1-2所描述的雙柵極半導體器件的對應的高功率能力。參照圖1-2所描述的雙柵極半導體器件也可以由與電路500類似的電路圖表示，其中N溝道結柵極510可以用P溝道結柵極 (未示出)替換而N溝道MOS柵極520可以用P溝道MOS柵極(未示出)替換。圖6圖示了根據本發明的可替代實施例的雙柵極半導體器件的截面。在該實施例中，可以以比參照圖1-4描述的實施例更高空間密度的配置來制備雙柵極半導體器件600。 如圖6中所圖示，雙柵極半導體器件600不包括N+區，諸如參照圖1-4所描述的N+區160、 N+區162、N+區260、N+區262和N+區360。從而，沒有MOS柵極和結柵極之間的共用的 N+區的注入而制備雙柵極半導體器件600。雙柵極半導體器件600的操作原理類似于參照圖1-3所描述的半導體器件100、200和300的操作原理，包括參照圖4所描述的第二操作模式的描述。可以使用現有技術中已知的半導體制備技術從摻雜硅、多晶硅、金屬和絕緣層的區域和/或層形成雙柵極半導體器件600。雙柵極半導體器件600包括P-襯底110、形成于P-襯底110中的N-阱120、N+源極130、柵極140、氧化層150、P+柵極170和N+漏極 180。諸如Vgl和控制信號Vg2之類的電信號可以分別耦合到柵極140和P+柵極170。也可以使用現有技術中已知的半導體制備技術、使用布置于N+源極130和N+漏極180中的每個的表面上的附加的多晶硅層(未示出)或者金屬層(未示出)，來將電信號耦合到N+ 源極130和N+漏極180。
可以認為雙柵極半導體器件600與參照圖4所描述的兩個模式類似地操作。在第一模式中，電流導通于N+源極130和N+漏極180之間。在第二模式中，電流不導通。在第一模式中，加在柵極140上的電壓Vgl比閾值電壓Vth(未示出)大。控制電壓Vg2加在P+柵極170上，從而對電流流動呈現低有效電阻R。n。在第二操作模式中，加在柵極140上的電壓Vgl低于閾值電壓Vth并且控制電壓Vg2 加在P+柵極170上，從而對電流流動呈現高有效電阻R。ff。高有效電阻R。ff從與參照圖4 所描述的耗盡區410類似的、延伸于P+柵極170之下和周圍的耗盡區產生。圖7提供了用于放大諸如RF信號之類的輸入信號的示例電子電路700的電路圖。 電路700包括處在級聯配置中的MOSFET 705和雙柵極JFET 710。在電路700中JFET 710 作為可變電阻器而工作。MOSFET 705和雙柵極JFET 710是有區別的晶體管。如此處所使用的那樣，兩個晶體管被定義為有區別，除非所述晶體管共享共用的注入區。作為一個例子，N+區260和 262(圖2)分別是有區別的晶體管的漏極和源極。作為另一例子，N+區160和162(圖1) 分別是并非有區別的晶體管的漏極和源極，因為這兩個晶體管共享N+注入區。MOSFET 705包括漏極和源極，并且在操作中源極耦合到諸如Vdd之類的電源。 MOSFET 705被柵極控制，所述柵極在操作中從諸如收發器715之類的信號源接收例如RF信號的輸入信號。電路700的多種實施例包括與在收發器715和MOSFET 705的柵極之間的輸入匹配電路720，以匹配其兩側的阻抗。示例匹配電路720包括電容器和電感器，其中電容器耦合在地和節點之間，所述節點在收發器715與MOSFET 705的柵極之間，并且電感器在線(in-line)布置于所述節點和MOSFET 705的柵極之間。在多種實施例中，M0SFET705 的柵極長度，即位于源極和漏極之間的柵極注入的長度小于一微米。注意到，柵極寬度是垂直于柵極長度而測量的襯底平面中的柵極的尺寸。在多種實施例中，MOSFET 705可以是 NM0SFET 或者 PM0SFET。在一些實施例中，諸如收發器715之類的信號源被布置于與MOSFET 705和雙柵極 JFET 710相同的襯底上。在進一步的實施例中，信號源產生具有在約700MHz到約2. 5GHz 范圍內的頻率的信號。在進一步的實施例中，信號源產生具有在約150MHz到約6GHz范圍內的頻率的信號。雙柵極JFET 710包括通過溝道電連接的源極和漏極，所述溝道被分別布置在溝道上面和下面的兩個柵極、頂柵極725和底柵極730控制。在多種實施例中，雙柵極JFET 710可以是NJFET或者PJFET。在多種實施例中，雙柵極JFET 710包括亞微米柵極長度。雙柵極JFET 710的漏極耦合到天線735或者被配置用于信號傳輸的另一設備。在一些實施例中，天線735由利用無源網絡形成的輸出匹配電路740耦合到雙柵極JFET 710的漏極， 所述輸出匹配電路740也被提供為匹配阻抗。雙柵極JFET 710的源極耦合到MOSFET 705的漏極。在一些實施例中，雙柵極JFET 710的源極直接耦合到MOSFET 705的漏極。如此處所使用的那樣，“直接耦合”意為在耦合的晶體管之間的電通信中不存在有源元件。在一些實施例中，雙柵極JFET 710的源極通過通孔和諸如導電層265 (圖2)之類的跡線(trace)耦合到MOSFET 705的漏極。在一些實施例中，雙柵極JFET 710的源極和M0SFET705的漏極之間的點包括共用節點(CN)。如圖7 中所示，在一些實例中電路700也可以包括耦合在共用節點和地之間的可選共用節點電路750。如上所述，JFET 710由頂柵極725和底柵極730控制。在多種實施例中，頂和底柵極725、730是非獨立的(例如共同控制的)或者獨立的，并且可以由地、DC偏置、加在 MOSFET 705的柵極上的輸入信號、或者加上DC偏置的輸入信號控制。參照圖9_15討論了控制頂和底柵極725、730的多種示例方法。在由圖7提供的例子中，頂和底柵極725、730 由類似于控制電路530 (圖5)的可選JFET柵極電路745的輸出共同控制。JFET柵極電路745用作改進被用作功率放大器的本發明的實施例的性能。底柵極 730的偏置確定頂柵極725的電壓以夾斷JFET 710，其中JFET 710的夾斷電壓是MOSFET 705的漏極的極限值。底柵極730偏置的恰當的值是允許JFET 710的夾斷電壓將MOSFET 705保護在其可靠區的值。在一些實施例中，JFET 710的頂柵極725被維持在0V。但是大的柵極到源極和柵極到漏極電容將漏極和源極的大電壓耦合在柵極電壓上，減少了 JFET 710的R。ff和R。n變化的效率。JFET柵極電路745的功能是通過應用反信號來抵消頂柵極 725上的這些信號。如圖7所示，在一些實例中，電路700也可以包括耦合在共用節點和地之間的可選的共用節點電路750。共用節點電路也用作改進被用作功率放大器的本發明的實施例的性能。共用節點電路750補償MOSFET 705的柵極到漏極電容和JFET 710的柵極到源極電容的影響。在一些實施例中，共用節點電路750可以是單個電感或被配置為在特定頻率下與 MOSFET 705和JFET 710的所述電容共振的串聯電感器-電容器(LC)網絡。圖8A提供了包括MOSFET 805和雙柵極JFET 810的示例電子電路800的截面圖， 其中MOSFET 805和JFET 810包括有區別的晶體管。如在前述的實施例中那樣，可以使用現有技術中已知的半導體制備技術從摻雜硅、多晶硅、多種金屬和多種絕緣層的區域和/或層形成MOSFET 805和雙柵極JFET 810。在該例子中，雙柵極JFET810的源極815由金屬層 825和通孔830直接耦合到MOSFET 805的漏極820。作為有區別的晶體管，可以以諸如不同的寬度之類的不同的尺寸，在相同襯底上的不同的位置實施MOSFET 805和雙柵極JFET 810。JFET 810還包括漏極835、頂柵極840和底柵極845。頂柵極840和底柵極845布置在N溝道850的上方和下方，所述N溝道850將源極815耦合到JFET 810的漏極820。 底柵極845以兩個P阱855為界，所述兩個P阱855向底柵極845提供電連接。JFET 810 布置在包括兩個N阱860和N隔離層865的N阱區內。在這些實施例中，P阱855也用作從N阱860隔離N溝道850。如圖8A中所示，MOSFET 805的柵極870由信號Vgl控制。類似地，JFET 810的頂柵極840和底柵極845分別由信號Vg2和Vg3控制。如上所述，信號Vg2可以依賴于或者獨立于信號Vgl。另外，信號Vg3可以依賴于或者獨立于信號Vg2。圖8B提供了包括MOSFET 805和雙柵極JFET 810的另一示例電子電路877的截面，其中MOSFET 805和JFET 810包括有區別的晶體管。在電路875中，MOSFET 805和雙柵極JFET 810中的每個被布置在分離的N阱區內。這里，其中布置有MOSFET 805的N阱區以兩個N阱880和N隔離層885為界。這些實施例有利地從JFET 810的襯底隔離MOSFET 805。圖9提供了包括電子電路700以及進一步包括耦合到頂和底柵極725、730的DC
1偏置源910的示例電子電路900的電路圖。在操作中，向輸入信號加上DC偏置電壓以控制頂和底柵極725、730。在多種實施例中，DC偏置電壓可以為正或負。負柵極電壓可以加在頂和底柵極725、730上以減少共用節點電壓，以這種方式保證MOSFET 805的漏極保持在其可靠區。相反，正電壓可以加在頂和底柵極725、730上以使用可靠漏極電壓的完全偏離來增強性能。在諸如電路900之類的實施例中，以及在下述的那些實施例中，MOS和JFET柵極電路745和共用節點電路750都是可選的。圖10提供了包括電子電路700以及進一步包括耦合到頂柵極725的第一 DC偏置源1010和耦合到底柵極730的第二 DC偏置源1020的示例電子電路1000的電路圖。在操作中，向輸入信號加上獨立的DC偏置電壓以獨立地控制頂和底柵極725、730中的每個。在多種實施例中，每個DC偏置電壓可以為正或者為負。電容器1030加在頂和底柵極725、730 二者之間以允許不同的DC偏置加在每一個之上，而向頂和底柵極725、730中的每個應用與向MOSFET 705的柵極應用的RF耦合相同的RF耦合。圖11提供了包括電子電路700但沒有MOS和JFET柵極電路745并且其中頂柵極 725和底柵極730 二者都耦合到地的示例電子電路1100的電路圖。圖12提供了包括電子電路700但沒有MOS和JFET柵極電路745并且其中頂柵極 725和底柵極730 二者都耦合到DC偏置源910的示例電子電路1200的電路圖。在多種實施例中，DC偏置電壓可以為正或者為負。圖13提供了包括電子電路700但沒有MOS和JFET柵極電路745的示例電子電路 1300的電路圖。另外，與圖7相反，第一 DC偏置源1010耦合到頂柵極725并且第二 DC偏置源1020耦合到底柵極730，而不是頂和底柵極725、730不獨立。在多種實施例中，每個 DC偏置電壓可以為正或者為負。在圖11-13所圖示的這些實施例中，頂和底柵極725、730 的控制獨立于輸入信號。圖14提供了包括電子電路1300并且進一步包括MOS和JFET柵極電路745的示例電子電路1400的電路圖。圖15提供了包括電子電路700的示例電子電路1500的電路圖，并且進一步包括耦合到頂柵極725的DC偏置源910，而底柵極730耦合到地，所述電子電路700經過修改使得底柵極730獨立于頂柵極725。在圖14和15所圖示的這些實施例中，頂柵極725的控制依賴于輸入信號，而底柵極730的控制獨立于輸入信號。僅將RF信號加在JFET 710的頂柵極725上的優點是頂柵極725和漏極或者源極端子之間的電容比底柵極730和源極或者漏極端子之間的電容小，并且頂柵極725比底柵極730對于控制溝道電流流動更有效。圖16提供了用于利用處于與雙柵極JFET 710的級聯配置的MOSFET 705而放大信號的示例方法1600的流程圖表示。該方法包括利用第一信號即要被放大的輸入信號來控制MOSFET柵極的步驟1610、利用第二信號控制JFET頂柵極的步驟1620、和利用第三信號控制JFET的底柵極的步驟1630。將理解，意圖同時執行圖16所圖示的步驟。在多種實施例中，第二信號依賴于第一信號，并且在這些實例中的一些實施例中這兩個信號相同，例如，其中MOSFET的柵極和JFET的頂柵極是容性耦合的。在這些實施例中的一些實施例中，第三信號也依賴于第一和第二信號，諸如圖7所圖示的那樣，而在其他實施例中第三信號獨立于第一和第二信號，諸如在圖14和15中那樣。在多種實施例中第二信號獨立于第一信號，諸如圖11-13所圖示的那樣。在這些實施例中的一些實施例中，第三信號依賴于第二信號，而在其他實施例中第三信號獨立于
第二信號。在多種實施例中第一信號包括輸入信號與DC偏置之和。并且，在多種實施例中， 第二和第三信號的任一個或二者可以是或正或負、或者接地的固定的DC偏置。此處討論的實施例是本發明的例示。由于參照例示來描述這些實施例，所以所述方法或具體元件的多種修改或改造對本領域技術人員可以變得更明顯。依賴本發明的教導的、以及通過其這些教導推進了現有技術的全部這樣的修改、改造或者變化，都被認為在本發明的精神和范圍之內。由于可理解，本發明不以任何方式僅僅限于所例示的實施例，因此，不應該在限制的意義上來考慮這些描述和附圖。
權利要求
1.一種電子電路，其包括M0SFET，其包括源極、漏極和柵極；以及JFET，其與所述MOSFET有區別，并且包括源極、漏極、頂柵極和底柵極，所述JFET的源極直接耦合到所述MOSFET的漏極。
2.如權利要求1所述的電子電路，其中所述JFET的頂柵極耦合到所述MOSFET的柵極。
3.如權利要求1或2所述的電子電路，其中所述JFET的底柵極耦合到所述MOSFET的柵極。
4.如權利要求1、2或3所述的電子電路，其中所述JFET的頂和底柵極二者都耦合到 DC偏置源。
5.如權利要求1-3或4所述的電子電路，其中所述JFET的頂柵極由JFET柵極電路耦合到所述MOSFET的柵極。
6.如權利要求1-4或5所述的電子電路，其中所述JFET的頂柵極耦合到所述JFET的底柵極并且兩個柵極都獨立于所述MOSFET的柵極。
7.如權利要求6所述的電子電路，其中所述JFET的頂柵極和底柵極二者都耦合到DC 偏置源。
8.如權利要求6所述的電子電路，其中所述JFET的頂柵極和底柵極二者都耦合到地。
9.如權利要求6所述的電子電路，其中所述JFET的頂柵極耦合到第一DC偏置源并且所述JFET的底柵極耦合到第二 DC偏置源。
10.如權利要求1-8或9所述的電子電路，其中所述JFET的頂柵極耦合到所述MOSFET 的柵極并且所述JFET的底柵極獨立于所述MOSFET的柵極。
11.如權利要求10所述的電子電路，其中所述JFET的頂柵極耦合到DC偏置源。
12.如權利要求10所述的電子電路，其中所述JFET的底柵極耦合到DC偏置源。
13.如權利要求10所述的電子電路，其中所述JFET的底柵極耦合到地。
14.如權利要求1-12或者13所述的電子電路，其進一步包括耦合在地與共用節點之間的共用節點電路，所述共用節點在所述MOSFET的漏極和所述JFET的源極之間。
15.如權利要求14所述的電子電路，其中所述JFET的頂和底柵極二者都耦合到地。
16.如權利要求1-14或者15所述的電子電路，其中所述MOSFET的柵極和所述JFET的柵極具有不同的寬度。
17.一種器件，其包括收發器；以及功率放大器，其由輸入匹配電路耦合到所述收發器，所述功率放大器包括M0SFET，其包括源極、漏極和柵極，以及JFET，其與所述MOSFET有區別，并且包括源極、漏極、頂柵極和底柵極，所述JFET的源極直接耦合到所述MOSFET的漏極。
18.如權利要求17所述的器件，其中所述收發器被配置為產生具有在約700MHz至約 2. 5GHz范圍內的頻率的信號。
19.如權利要求17或18所述的器件，其中所述收發器被配置為產生具有在約150MHz 至約6GHz范圍內的頻率的信號。
20.如權利要求17、18或19所述的器件，其中所述收發器被布置于與所述MOSFET和所述JFET相同的襯底上。
21.如權利要求17-19或者20所述的器件，其進一步包括耦合到所述JFET的漏極的輸出匹配電路。
22.一種方法，其包括利用第一信號控制MOSFET的柵極；利用第二信號控制JFET的頂柵極，所述JFET處于與所述MOSFET的級聯配置；以及利用第三信號控制所述JFET的底柵極。
23.如權利要求22所述的方法，其中所述第二信號依賴于所述第一信號。
24.如權利要求22或者23所述的方法，其中所述第三信號依賴于所述第二信號。
25.如權利要求22、23或24所述的方法，其中所述第二信號獨立于所述第一信號。
26.如權利要求25所述的方法，其中所述第三信號依賴于所述第二信號。
全文摘要
提供了用于包括信號放大的多種應用的電子電路和方法。示例電子電路包括處于級聯配置的MOSFET和雙柵極JFET。雙柵極JFET包括布置在溝道上面和下面的頂和底柵極。JFET的頂柵極由依賴于控制MOSFET的柵極的信號的信號控制。JFET的底柵極的控制可以依賴于或者獨立于頂柵極的控制。MOSFET和JFET可以作為具有不同的諸如柵極寬度之類的尺寸的相同的襯底上的分離的元件來實施。
文檔編號H03F3/14GK102414984SQ201080017947
公開日2012年4月11日 申請日期2010年4月12日 優先權日2009年4月22日
發明者A·布拉卡勒, D·瑪斯利亞 申請人:Acco半導體公司