專利名稱：一種基于bcd工藝的d/a轉(zhuǎn)換開關(guān)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路，尤其涉及一種用于列驅(qū)動電路的基于BCD工藝(在同一芯片上制作雙極管bipolar、CMOS和DMOS器件的單片集成工藝)的D/A轉(zhuǎn)換(數(shù)模轉(zhuǎn)換)開關(guān)電路。
背景技術(shù)：
在用于大尺寸TFT-LCD屏的列驅(qū)動電路(Source Driver)中，當(dāng)采用 HV (HighVoltage，高壓)CMOS工藝開發(fā)時(shí)，由于該工藝提供的MOS管的閾值電壓大、跨導(dǎo)小、 導(dǎo)通電阻大，因此，對于大負(fù)載應(yīng)用而言，其輸出電路的面積會比較大。為了解決上述問題， 業(yè)內(nèi)人士開始利用BCD工藝中的LDMOS器件的跨導(dǎo)大、導(dǎo)通電阻小的特征，基于BCD工藝， 開發(fā)用于大尺寸TFT-LCD屏的列驅(qū)動電路，從而減小輸出電路的面積，縮小列驅(qū)動電路的面積。Source Driver中實(shí)現(xiàn)數(shù)模轉(zhuǎn)換功能的電路的系統(tǒng)框圖如圖1所示，其中，電平轉(zhuǎn)換電路1’ (Level shifter)可以將低電壓域的邏輯信號轉(zhuǎn)換成模擬電壓域的邏輯電壓，其接收的數(shù)字輸入信號一般有6bit和Sbit等；正電壓D/A轉(zhuǎn)換電路2，(P0S DAC)和負(fù)電壓D/A轉(zhuǎn)換電路3，(NEG DAC)對應(yīng)電平轉(zhuǎn)換電路1’具有64個(gè)或者1 種模擬輸入電壓，且電壓范圍分別為1/2VDDA-VDDA和 0-l/2VDDA(VDDA 為模擬電源)；兩個(gè)電阻分壓陣列4’ (Gamma Voltage array)的電路結(jié)構(gòu)一樣，只是對應(yīng)不同的 D/A轉(zhuǎn)換電路，其輸入和輸出電壓也不一樣，當(dāng)對應(yīng)正的D/A電路時(shí)，電阻分壓陣列4’的輸入電壓范圍為l/^VDDA-VDDA，并將在此范圍下的64個(gè)或者1 個(gè)電壓，輸出給正電壓D/A 轉(zhuǎn)換電路2’；當(dāng)對應(yīng)負(fù)的D/A電路時(shí)，電阻分壓陣列4’的輸入電壓范圍為0-V2VDDA，并將在此范圍下的64個(gè)或者1 個(gè)電壓，輸出給負(fù)電壓D/A轉(zhuǎn)換電路3’ ；兩個(gè)輸出緩沖電路5’(outbuf)的輸入電壓分別為正電壓D/A轉(zhuǎn)換電路2’和負(fù)電壓D/A轉(zhuǎn)換電路3’輸出的模擬電壓，且輸入電壓范圍為0. 1V-VDDA-0. IV，經(jīng)過輸出緩沖電路5’緩沖后輸出給IXD的TFT屏幕。上述Source Driver的工作原理是，輸入的Picture Data/6bit or 8bit(即圖像信號/6bit或者8bit的數(shù)字信號)經(jīng)過兩個(gè)電平轉(zhuǎn)換電路1’分別去控制正電壓D/A轉(zhuǎn)換電路2’和負(fù)電壓D/A轉(zhuǎn)換電路3’的選擇開關(guān)，從而選擇相應(yīng)的模擬電壓輸出給輸出緩沖電路5’，最后實(shí)現(xiàn)液晶屏的驅(qū)動。現(xiàn)有技術(shù)中，簡單的2bit的D/A轉(zhuǎn)換電路的原理圖可如圖2所示，電壓Vl至V4 為模擬輸入電壓，信號DO、Dl為數(shù)字輸入信號，當(dāng)其取四種不同的邏輯電壓值時(shí)，輸出對應(yīng)四種不同電壓。電壓DOout和DOoutb的邏輯關(guān)系分別與信號DO同相以及反相，電壓Dlout 和Dloutb的邏輯關(guān)系分別與信號Dl同相以及反相；這種結(jié)構(gòu)對于POS DAC和NEG DAC都適用，只是其中的開關(guān)6’的電路結(jié)構(gòu)有所不同。在高壓工藝中，Level shifter為普通的電平轉(zhuǎn)換電路，用來實(shí)現(xiàn)將低電源域的邏輯電壓轉(zhuǎn)換到模擬電源域，從而去控制D/A轉(zhuǎn)換電路中的開關(guān)。圖2中的電平轉(zhuǎn)換電路1’ 的電路結(jié)構(gòu)可如圖3所示輸入信號IN為低電源域的邏輯輸入信號，其邏輯高為VDD，邏輯低為GND，輸出信號0UT、0UTB分別為高電源域的邏輯輸出信號，其中VDD為數(shù)字電源，VDDA 為模擬電源，GND為數(shù)字地，GNDA為模擬地，且數(shù)字地GND和模擬地GNDA的電位為0 ；當(dāng)輸入信號IN = VDD時(shí)，輸出信號OUT = VDDA ；輸出信號OUTB = GNDA ；當(dāng)輸入信號IN = GND 時(shí)，輸出信號OUT = GNDA ；輸出信號OUTB = VDDA。高壓工藝下，POS DAC的開關(guān)以及NEG DAC的開關(guān)分別如圖4 (a)、(b)所示，由于 POS DAC的模擬輸入電壓的范圍為1/2VDDA-VDDA，NEG DAC的模擬輸入電壓為0-1/2VDDA， 所以對于POS DAC的開關(guān)僅用PMOS管實(shí)現(xiàn)，而NEG DAC的開關(guān)僅用NMOS管實(shí)現(xiàn)，且這兩種開關(guān)在導(dǎo)通時(shí)，均不會產(chǎn)生大的電阻。在圖4(a)、(b)中，信號IN為輸入電壓信號，OUT為輸出電壓信號，信號VC為開關(guān)控制電壓信號，且信號VC即為圖3中的輸出信號0UT、0UTB ； 在圖4(a)中，當(dāng)信號VC為低電平邏輯時(shí)，開關(guān)導(dǎo)通，信號OUT =信號IN ；當(dāng)信號VC為高電平邏輯時(shí)，開關(guān)關(guān)閉，其PMOS管M5’的襯底接VDDA ；在圖4(b)中，當(dāng)信號VC為高電平邏輯時(shí)，開關(guān)導(dǎo)通，信號OUT =信號IN ；當(dāng)信號VC為低電平邏輯時(shí)，開關(guān)關(guān)閉，其NMOS管M6’的襯底接GNDA。然而，由于BCD工藝中高壓器件的柵源(GQ或者柵襯(GB)耐壓小(柵氧層比較薄)，因此，上述基于高壓工藝的傳統(tǒng)的電平轉(zhuǎn)換電路和開關(guān)電路的結(jié)構(gòu)運(yùn)用在BCD工藝中，就會產(chǎn)生下列問題1、對于電平轉(zhuǎn)換電路而言，在圖3中，當(dāng)輸入信號IN為高(即=VDD)時(shí)，PMOS管 M4’的柵壓為GNDA，此時(shí)PMOS管M4’的柵源電壓為VDDA，PMOS管M4’會因該柵源電壓太高而損壞；當(dāng)輸入信號IN為低(即=GND)時(shí)，同理，NMOS管M3’的柵源電壓為VDDA，也會損壞。2、對于DAC的開關(guān)而言，在圖4(a)中，當(dāng)信號VC為低電平(即=GNDA)時(shí)，PMOS 管M5’就會損壞；在圖4(b)中，當(dāng)信號VC為高電平(即=VDDA)時(shí)，此NMOS管M6’會損壞；因?yàn)椴还茌斎腚妷簽楹沃?，柵和襯底電壓均過高為VDDA而損壞開關(guān)管。
實(shí)用新型內(nèi)容為了解決上述現(xiàn)有技術(shù)存在的問題，本實(shí)用新型旨在提供一種基于BCD工藝的D/ A轉(zhuǎn)換開關(guān)電路，以克服BCD工藝中的高壓器件柵電壓過高而導(dǎo)致的器件損壞的問題，使其能在B⑶工藝下正常工作。本實(shí)用新型所述的一種基于B⑶工藝的D/A轉(zhuǎn)換開關(guān)電路，它包括一正D/A開關(guān)支路和一負(fù)D/A開關(guān)支路，其中，所述正D/A開關(guān)支路包括串聯(lián)的一正電平轉(zhuǎn)換模塊和一正開關(guān)模塊，所述負(fù)D/A開關(guān)支路包括串聯(lián)的一負(fù)電平轉(zhuǎn)換模塊和一負(fù)開關(guān)模塊，所述正電平轉(zhuǎn)換模塊包括第一反相器、依次串聯(lián)在一外部電源與地之間的第五 MOS管、第三MOS管和第一 MOS管以及第六MOS管、第四MOS管和第二 MOS管，還包括依次串聯(lián)在所述外部電源與1/2外部電源之間的第七M(jìn)OS管和第九MOS管以及第八MOS管和第十MOS管，其中，所述第五MOS管的源極和襯底相連至所述外部電源，其柵極與所述第七M(jìn)OS 管的柵極以及第六MOS管的漏極連接；所述第三MOS管的源極和襯底相連至第五MOS管的漏極和第六、第八MOS管的柵極，其柵極與第四MOS管的柵極相連至所述Yll外部電源；所述第一 MOS管的漏極與第三MOS管的漏極連接，其柵極與所述第一反相器的輸入端相連，并接收一正邏輯輸入信號，其源極和襯底相連至地；第六MOS管的源極和襯底相連至所述外部電源；所述第四MOS管的源極和襯底相連至第六MOS管的漏極；所述第二 MOS管的漏極與第四MOS管的漏極連接，其柵極與所述第一反相器的輸出端相連，其源極和襯底相連至地；第七M(jìn)OS管的源極和襯底相連至所述外部電源；所述第九MOS管的漏極分別與第七M(jìn)OS 管的漏極、第十MOS管的柵極連接，并輸出第二正邏輯輸出信號，其源極和襯底相連至所述 1/2外部電源，其柵極與所述第十MOS管的漏極連接，并輸出第一正邏輯輸出信號；所述第八MOS管的源極和襯底相連至所述外部電源，其漏極與所述第十MOS管的漏極連接；該第十 MOS管的源極和襯底相連至所述1/2外部電源；所述正開關(guān)模塊包括第一 PMOS管和第一 NMOS管，其中，所述第一 PMOS管的柵極接收所述第一正邏輯輸出信號，其源極與所述第一 NMOS管的源極連接，并接收一正輸入電壓信號，其漏極與所述第一 NMOS管的漏極連接，并輸出一正輸出電壓信號，其襯底與所述外部電源連接；所述第一 NMOS管的襯底與所述1/2外部電源連接，其柵極接收所述第二正邏輯輸出信號；所述負(fù)電平轉(zhuǎn)換模塊包括第二反相器、依次串聯(lián)在所述1/2外部電源與地之間的第十三MOS管和第i^一 MOS管以及第十四MOS管和第十二 MOS管，其中，所述第十三MOS管的源極和襯底相連至所述1/2外部電源，其柵極與所述第十四MOS管的漏極連接，并輸出第一負(fù)邏輯輸出信號，其漏極與所述第十一 MOS管的漏極連接；該第十一 MOS管的柵極與所述第二反相器的輸入端相連，并接收一負(fù)邏輯輸入信號，其源極和襯底相連至地；所述第十四 MOS管的源極和襯底相連至所述外部電源，其柵極與所述第十三MOS管的漏極連接，并輸出第二負(fù)邏輯輸出信號，其漏極與所述第十二 MOS管的漏極連接；該第十二 MOS管的柵極與所述第二反相器的輸出端相連，其源極和襯底相連至地；所述負(fù)開關(guān)模塊包括第二 PMOS管和第二 NMOS管，其中，所述第二 PMOS管的柵極接收所述第一負(fù)邏輯輸出信號，其源極與所述第二 NMOS管的源極連接，并接收一負(fù)輸入電壓信號，其漏極與所述第二NMOS管的漏極連接，并輸出一負(fù)輸出電壓信號，其襯底與所述1/2外部電源連接；所述第二 NMOS管的襯底與地連接，其柵極接收所述第二負(fù)邏輯輸出信號。在上述的基于B⑶工藝的D/A轉(zhuǎn)換開關(guān)電路中，所述第一、第二 MOS管、第九至第十二 MOS管均為NMOS管，所述第三至第八MOS管、第十三、第十四MOS管均為PMOS管。由于采用了上述的技術(shù)解決方案，本實(shí)用新型通過在正、負(fù)開關(guān)模塊中均采用一個(gè)PMOS管和一個(gè)NMOS管，并增加了 1/2外部電源的概念(該電源電壓可以通過LD0，即低壓差線性穩(wěn)壓器產(chǎn)生)，并假設(shè)柵源和柵襯的電壓為1/2外部電源時(shí)，不會損壞PMOS管或 NMOS管，從而保證POS DAC和NEGDAC的正常工作；另外，針對這種改進(jìn)的正、負(fù)開關(guān)模塊分別設(shè)計(jì)結(jié)構(gòu)不同的正、負(fù)電平轉(zhuǎn)換模塊，并輸出兩種電源域的開關(guān)信號，以向正、負(fù)開關(guān)模塊提供邏輯控制電壓，由于正、負(fù)電平轉(zhuǎn)換模塊和正、負(fù)開關(guān)模塊相對應(yīng)，因此，正、負(fù)電平轉(zhuǎn)換模塊的邏輯輸出信號的范圍為外部電源，從而克服了電平轉(zhuǎn)換模塊中的MOS管的柵氧層擊穿的問題。
圖1是列驅(qū)動電路中實(shí)現(xiàn)數(shù)模轉(zhuǎn)換功能的電路的系統(tǒng)框圖；[0024]圖2是2bit的D/A轉(zhuǎn)換電路的原理圖；圖3是現(xiàn)有的基于高壓工藝的電平轉(zhuǎn)換電路的結(jié)構(gòu)示意圖；圖4(a)是現(xiàn)有的POS DAC的開關(guān)的結(jié)構(gòu)示意圖；圖4(b)是現(xiàn)有的NEG DAC的開關(guān)的結(jié)構(gòu)示意圖；圖5是本實(shí)用新型一種基于B⑶工藝的D/A轉(zhuǎn)換開關(guān)電路中正D/A開關(guān)支路的結(jié)構(gòu)示意圖；圖6是本實(shí)用新型一種基于BCD工藝的D/A轉(zhuǎn)換開關(guān)電路中負(fù)D/A開關(guān)支路的結(jié)構(gòu)示意圖；圖7是本實(shí)用新型一種基于B⑶工藝的D/A轉(zhuǎn)換開關(guān)電路中正電平轉(zhuǎn)換模塊的結(jié)構(gòu)示意圖；圖8是本實(shí)用新型一種基于BCD工藝的D/A轉(zhuǎn)換開關(guān)電路中負(fù)電平轉(zhuǎn)換模塊的結(jié)構(gòu)示意圖；圖9是本實(shí)用新型一種基于B⑶工藝的D/A轉(zhuǎn)換開關(guān)電路中正開關(guān)模塊的結(jié)構(gòu)示意圖；圖10是本實(shí)用新型一種基于BCD工藝的D/A轉(zhuǎn)換開關(guān)電路中負(fù)開關(guān)模塊的結(jié)構(gòu)示意圖。
具體實(shí)施方式
以下結(jié)合附圖，對本實(shí)用新型的具體實(shí)施例進(jìn)行詳細(xì)說明。請參閱圖5至圖10，本實(shí)用新型，即一種基于B⑶工藝的D/A轉(zhuǎn)換開關(guān)電路，它包括一正D/A開關(guān)支路和一負(fù)D/A開關(guān)支路，其中，正D/A開關(guān)支路包括串聯(lián)的一正電平轉(zhuǎn)換模塊1和一正開關(guān)模塊2，負(fù)D/A開關(guān)支路包括串聯(lián)的一負(fù)電平轉(zhuǎn)換模塊3和一負(fù)開關(guān)模塊 4。正電平轉(zhuǎn)換模塊1包括第一反相器INVl和第一至第十MOS管Ml至M10，其中，第五MOS管M5的源極和襯底相連至外部電源VDDA，其柵極與第七M(jìn)OS管M7的柵極以及第六MOS管M6的漏極連接；第三MOS管M3的源極和襯底相連至第五MOS管M5的漏極以及第六、第八MOS管M6、M8的柵極，其柵極與第四MOS管M4的柵極相連至1/2外部電源1/2VDDA ；第一 MOS管Ml的漏極與第三MOS管M3的漏極連接，其柵極與第一反相器INVl 的輸入端相連，并接收一正邏輯輸入信號VCINp,其源極和襯底相連至地GNDA ；第六MOS管M6的源極和襯底相連至外部電源VDDA ；第四MOS管M4的源極和襯底相連至第六MOS管M6的漏極；第二 MOS管M2的漏極與第四MOS管M4的漏極連接，其柵極與第一反相器INVl的輸出端相連，其源極和襯底相連至地GNDA ；第七M(jìn)OS管M7的源極和襯底相連至外部電源VDDA ；第九MOS管M9的漏極分別與第七M(jìn)OS管M7的漏極、第十MOS管MlO的柵極連接，并輸出第二正邏輯輸出信號OUTBp,其源極和襯底相連至1/2外部電源V2VDDA，其柵極與第十MOS管MlO的漏極連接，并輸出第一正邏輯輸出信號OUTp ；第八MOS管M8的源極和襯底相連至外部電源VDDA，其漏極與第十MOS管MlO的漏極連接；該第十MOS管MlO的源極和襯底相連至1/2外部電源1/2VDDA。正開關(guān)模塊2包括第一 PMOS管PMl和第一匪OS管NMl，其中，第一 PMOS管PMl的柵極接收第一正邏輯輸出信號0UTP，其源極與第一 NMOS管匪1的源極連接，并接收一正輸入電壓信號VINp,其漏極與第一 NMOS管匪1的漏極連接，并輸出一正輸出電壓信號P0UT， 其襯底與外部電源VDDA連接；第一 NMOS管匪1的襯底與外部電源V2VDDA連接，其柵極接收第二正邏輯輸出信號0UTOP。負(fù)電平轉(zhuǎn)換模塊3包括第二反相器INV2和第i^一至第十四MOS管Mll至M14，其中，第十三MOS管M13的源極和襯底相連至1/2外部電源1/2VDDA，其柵極與第十四 MOS管M14的漏極連接，并輸出第一負(fù)邏輯輸出信號0UTN，其漏極與第十一 MOS管Mll的漏極連接；該第十一 MOS管Mll的柵極與第二反相器INV2的輸入端相連，并接收一負(fù)邏輯輸入信號VCmN，其源極和襯底相連至地GNDA ；第十四MOS管M14的源極和襯底相連至1/2外部電源1/2VDDA，其柵極與第十三 MOS管M13的漏極連接，并輸出第二負(fù)邏輯輸出信號OUTOn,其漏極與第十二 MOS管M12的漏極連接；該第十二 MOS管M12的柵極與第二反相器INV2的輸出端相連，其源極和襯底相連至地GNDA。負(fù)開關(guān)模塊4包括第二 PMOS管PM2和第二匪OS管NM2，其中，第二 PMOS管PM2的柵極接收第一負(fù)邏輯輸出信號0UTN，其源極與第二 NMOS管匪2的源極連接，并接收一負(fù)輸入電壓信號VmN，其漏極與第二 NMOS管匪2的漏極連接，并輸出一負(fù)輸出電壓信號N0UT， 其襯底與外部電源V2VDDA連接；第二 NMOS管匪2的襯底與地GNDA連接，其柵極接收第二負(fù)邏輯輸出信號0UTOn。在本實(shí)用新型中，第一、第二 MOS管Ml、M2、第九至第十二 MOS管M9至M12均為 NMOS管；第三至第八MOS管M3至M8、第十三、第十四MOS管M13、M14均為PMOS管。請參閱圖7，在正電平轉(zhuǎn)換模塊1中，設(shè)正邏輯輸入信號VCINp的邏輯高為VDD，邏輯低為GND (即0電位)；當(dāng)正邏輯輸入信號VCINp = VDD時(shí)，第一 MOS管Ml管開啟，C點(diǎn)電壓為0電位(即=GNDA),此時(shí)A點(diǎn)電壓為1/2VDDA ；同時(shí)第二 MOS管M2管關(guān)閉，D點(diǎn)與 B點(diǎn)電位一致為VDDA，從而使得第二正邏輯輸出信號OUTOp = 1/2VDDA，第一正邏輯輸出信號OUTp = VDDA ；在這種情況下，第一至第十MOS管Ml至MlO的柵源電壓GS和柵襯電壓GB 最高為1/2VDDA，而不會達(dá)到VDDA，從而不會損壞MOS管；同理，當(dāng)正邏輯輸入信號VCINp = GND時(shí)，第一 MOS管Ml管關(guān)閉，C點(diǎn)電位等于A點(diǎn)電位為VDDA，同時(shí)第二 MOS管M2管開啟， D點(diǎn)電位為GNDA，B點(diǎn)電位為1/2VDDA，從而使得第二正邏輯輸出信號OUTOp = VDDA,第一正邏輯輸出信號OUTp = 1/2VDDA ；在這種情況下，第一至第十MOS管Ml至MlO的柵源電壓GS 和柵襯電壓GB最高為1/2VDDA，而不會達(dá)到VDDA，從而不會損壞MOS管。請參閱圖8和圖3，負(fù)電平轉(zhuǎn)換模塊3的結(jié)構(gòu)與現(xiàn)有的基于高壓工藝的電平轉(zhuǎn)換電路的結(jié)構(gòu)相同，僅外部電源的電壓從VDDA變成了 1/2VDDA ；當(dāng)負(fù)邏輯輸入信號VCI& = VDD 時(shí)，第一負(fù)邏輯輸出信號OUTn = 1/2VDDA，第二負(fù)邏輯輸出信號OUTOn = GNDA ；當(dāng)負(fù)邏輯輸入信號VCmN = GND時(shí)，第一負(fù)邏輯輸出信號OUTn = GNDA，第二負(fù)邏輯輸出信號OUTOn = 1/2VDDA ；在這種情況下，第十一至第十四MOS管Mll至M14的柵源電壓GS和柵襯電壓GB 最高為1/2VDDA，而不會達(dá)到VDDA，從而不會損壞MOS管。請參閱圖9，在正開關(guān)模塊2中，開啟第一 NMOS管匪1的柵電壓為VDDA，開啟第一 PMOS管PMl的柵電壓為1/2VDDA，關(guān)閉第一匪OS管匪1的柵電壓為1/2VDDA，關(guān)閉第一 PMOS管PMl的柵電壓為VDDA。請參閱圖10，在負(fù)開關(guān)模塊4中，開啟第二 NMOS管匪2的柵電壓為1/2VDDA，開啟第二 PMOS管PM2的柵電壓為GNDA(0電位)，關(guān)閉第二匪OS管匪2的柵電壓為GNDA(0電位)，關(guān)閉第二 PMOS管PM2的柵電壓為1/2VDDA。請參閱圖5，由正電平轉(zhuǎn)換模塊1的第一、第二正邏輯輸出信號0UTP、0UTOP向正開關(guān)模塊2提供相應(yīng)的第一、第二邏輯控制電壓VC、VCB，且其電壓范圍為1/2VDDA-VDDA ；當(dāng)正邏輯輸入信號VCINp = 1/2VDDA時(shí)，第二邏輯控制電壓VCB = VDDA，此時(shí)正輸出電壓信號 POUT =正輸入電壓信號VINp,正開關(guān)模塊2導(dǎo)通；當(dāng)正邏輯輸入信號VCINp = VDDA時(shí)，第二邏輯控制電壓VCB = 1/2VDDA，此時(shí)正開關(guān)模塊2關(guān)閉；在上述各種情況下均不會使開關(guān)管損壞。請參閱圖6，由負(fù)電平轉(zhuǎn)換模塊3的第一、第二負(fù)邏輯輸出信號0UTn、0UTOn向負(fù)開關(guān)模塊4提供相應(yīng)的第一、第二邏輯控制電壓VC、VCB，且其電壓范圍為0-1/2VDDA ；當(dāng)負(fù)邏輯輸入信號VCmN = GNDA時(shí)，第二邏輯控制電壓VCB = 1/2VDDA,此時(shí)負(fù)輸出電壓信號NOUT =負(fù)輸入電壓信號VmN，負(fù)開關(guān)模塊4導(dǎo)通；當(dāng)負(fù)邏輯輸入信號vcmN = 1/2VDDA時(shí)，第二邏輯控制電壓VCB = GNDA，此時(shí)負(fù)開關(guān)模塊4關(guān)閉；在上述各種情況下均不會使開關(guān)管損壞。綜上所述，本實(shí)用新型通過變換D/A轉(zhuǎn)換電路中的開關(guān)模塊的柵級電壓，從而來避免在BCD工藝下，由于柵源、柵襯電壓太大而導(dǎo)致的柵氧層擊穿問題。本實(shí)用新型可以廣泛適用到其他位數(shù)的D/A轉(zhuǎn)換電路中。以上結(jié)合附圖實(shí)施例對本實(shí)用新型進(jìn)行了詳細(xì)說明，本領(lǐng)域中普通技術(shù)人員可根據(jù)上述說明對本實(shí)用新型做出種種變化例。因而，實(shí)施例中的某些細(xì)節(jié)不應(yīng)構(gòu)成對本實(shí)用新型的限定，本實(shí)用新型將以所附權(quán)利要求書界定的范圍作為本實(shí)用新型的保護(hù)范圍。
權(quán)利要求1.一種基于B⑶工藝的D/A轉(zhuǎn)換開關(guān)電路，它包括一正D/A開關(guān)支路和一負(fù)D/A開關(guān)支路，其中，所述正D/A開關(guān)支路包括串聯(lián)的一正電平轉(zhuǎn)換模塊和一正開關(guān)模塊，所述負(fù)D/ A開關(guān)支路包括串聯(lián)的一負(fù)電平轉(zhuǎn)換模塊和一負(fù)開關(guān)模塊，其特征在于，所述正電平轉(zhuǎn)換模塊包括第一反相器、依次串聯(lián)在一外部電源與地之間的第五MOS 管、第三MOS管和第一 MOS管以及第六MOS管、第四MOS管和第二 MOS管，還包括依次串聯(lián)在所述外部電源與1/2外部電源之間的第七M(jìn)OS管和第九MOS管以及第八MOS管和第十MOS 管，其中，所述第五MOS管的源極和襯底相連至所述外部電源，其柵極與所述第七M(jìn)OS管的柵極以及第六MOS管的漏極連接；所述第三MOS管的源極和襯底相連至第五MOS管的漏極和第六、第八MOS管的柵極，其柵極與第四MOS管的柵極相連至所述外部電源；所述第一 MOS管的漏極與第三MOS管的漏極連接，其柵極與所述第一反相器的輸入端相連，并接收一正邏輯輸入信號，其源極和襯底相連至地；第六MOS管的源極和襯底相連至所述外部電源；所述第四MOS管的源極和襯底相連至第六MOS管的漏極；所述第二MOS管的漏極與第四 MOS管的漏極連接，其柵極與所述第一反相器的輸出端相連，其源極和襯底相連至地；第七 MOS管的源極和襯底相連至所述外部電源；所述第九MOS管的漏極分別與第七M(jìn)OS管的漏極、第十MOS管的柵極連接，并輸出第二正邏輯輸出信號，其源極和襯底相連至所述1/2外部電源，其柵極與所述第十MOS管的漏極連接，并輸出第一正邏輯輸出信號；所述第八MOS 管的源極和襯底相連至所述外部電源，其漏極與所述第十MOS管的漏極連接；該第十MOS管的源極和襯底相連至所述1/2外部電源；所述正開關(guān)模塊包括第一 PMOS管和第一 NMOS管，其中，所述第一 PMOS管的柵極接收所述第一正邏輯輸出信號，其源極與所述第一 NMOS管的源極連接，并接收一正輸入電壓信號，其漏極與所述第一 NMOS管的漏極連接，并輸出一正輸出電壓信號，其襯底與所述外部電源連接；所述第一 NMOS管的襯底與所述1/2外部電源連接，其柵極接收所述第二正邏輯輸出信號；所述負(fù)電平轉(zhuǎn)換模塊包括第二反相器、依次串聯(lián)在所述1/2外部電源與地之間的第十三MOS管和第i^一 MOS管以及第十四MOS管和第十二 MOS管，其中，所述第十三MOS管的源極和襯底相連至所述外部電源，其柵極與所述第十四MOS管的漏極連接，并輸出第一負(fù)邏輯輸出信號，其漏極與所述第十一 MOS管的漏極連接；該第十一 MOS管的柵極與所述第二反相器的輸入端相連，并接收一負(fù)邏輯輸入信號，其源極和襯底相連至地；所述第十四 MOS管的源極和襯底相連至所述外部電源，其柵極與所述第十三MOS管的漏極連接，并輸出第二負(fù)邏輯輸出信號，其漏極與所述第十二 MOS管的漏極連接；該第十二 MOS管的柵極與所述第二反相器的輸出端相連，其源極和襯底相連至地；所述負(fù)開關(guān)模塊包括第二 PMOS管和第二 NMOS管，其中，所述第二 PMOS管的柵極接收所述第一負(fù)邏輯輸出信號，其源極與所述第二 NMOS管的源極連接，并接收一負(fù)輸入電壓信號，其漏極與所述第二 NMOS管的漏極連接，并輸出一負(fù)輸出電壓信號，其襯底與所述1/2外部電源連接；所述第二 NMOS管的襯底與地連接，其柵極接收所述第二負(fù)邏輯輸出信號。
2.根據(jù)權(quán)利要求1所述的基于BCD工藝的D/A轉(zhuǎn)換開關(guān)電路，其特征在于，所述第一、 第二 MOS管、第九至第十二 MOS管均為NMOS管，所述第三至第八MOS管、第十三、第十四MOS 管均為PMOS管。
專利摘要本實(shí)用新型涉及一種基于BCD工藝的D/A轉(zhuǎn)換開關(guān)電路，它包括一正D/A開關(guān)支路和一負(fù)D/A開關(guān)支路，其中，所述正D/A開關(guān)支路包括串聯(lián)的一正電平轉(zhuǎn)換模塊和一正開關(guān)模塊，所述負(fù)D/A開關(guān)支路包括串聯(lián)的一負(fù)電平轉(zhuǎn)換模塊和一負(fù)開關(guān)模塊。本實(shí)用新型通過變換D/A轉(zhuǎn)換電路中的開關(guān)模塊的柵級電壓，從而來避免在BCD工藝下，由于柵源、柵襯電壓太大而導(dǎo)致的柵氧層擊穿問題。本實(shí)用新型可以廣泛適用到其他位數(shù)的D/A轉(zhuǎn)換電路中。
文檔編號H03K17/60GK201956992SQ20102067676
公開日2011年8月31日 申請日期2010年12月23日 優(yōu)先權(quán)日2010年12月23日
發(fā)明者丁學(xué)欣, 吳大軍, 張亮, 張建玲, 李冠林, 覃正才, 趙晶文, 陳良生, 黃輝 申請人:上海貝嶺股份有限公司