專利名稱：時間交替模數轉換器失配誤差的自適應校準裝置的制作方法
技術領域：
本實用新型涉及一種校準裝置，具體涉及應用于多通道時間交替模數轉換器 (TIADC)的一種自適應校準裝置，能夠校準TIADC中多個通道之間的失配誤差。
背景技術：
采用多個相對低速、高精度的模數轉換器(ADC)多個通道并行時間交替采樣構成 TIADC系統是目前高速、高精ADC的發展方向。但在實際應用中，ADC的制造工藝等引入通 道失配誤差(時間誤差、增益誤差和偏置誤差)，失配誤差如果不加以校準，就會嚴重影響 TIADC系統的性能。申請專利號為200510094743.0自校準多通道模數轉換器給出了校準增 益誤差和偏置誤差的方法；申請專利號為20051012^33. 6四通道無失配時鐘控制電路提 供了一種減小時間誤差的時鐘控制電路，這種方法要求采樣保持電路必須以系統的采樣速 度運行，而設計高速高精度的采樣保持電路是很困難的，限制了 TIADC系統的采樣速度。美 國專利US2008174461-A1在模擬域從設計ADC的角度減小TIADC的失配誤差，對于現有ADC 芯片則不具有通用性。美國專利US2008030387-A1只能校準增益誤差；US2008024338-A1只 能校準增益誤差和偏置誤差。M個采樣速率為fs的ADC并行交替工作，構成采樣速率為Fs (Fs = Mfs)的TIADC 系統，此時TIADC系統可以處理的模擬輸入信號的帶寬為Fs/2。但對于每個通道的ADC可 以處理的最大帶寬為fs/2，也就是說當輸入信號帶寬小于fs/2才可以保證每個ADC的輸 出不混疊。由于增益誤差和偏置誤差是線性的，因此可以通過在fs/2輸入帶寬內對單個通 道進行補償然后外推到整個Fs/2輸入帶寬內。但對于時間誤差，在輸入帶寬小于fs/2時， 可以通過注入測試信號計算出時間誤差后，利用延時濾波器進行相位補償。當輸入信號的 帶寬大于fs/2時，每個通道ADC的輸出都是混疊的，反映在輸出頻譜上是大于fs/2的輸入 信號被折回到fs/2內，此時輸出頻譜信息已不能真實的反映時間誤差信息，因此不能再 通過在每個通道上引入延時濾波器進行誤差補償。如何在寬帶輸入時(輸入信號帶寬為 Fs/2)，完成時間誤差的校準是本實用新型目的。
實用新型內容本實用新型目的是通過提供一種多通道時間交替模數轉換器的自適應校準裝置， 不僅可以校準TIADC系統的增益誤差和偏置誤差，還可以校準與輸入信號頻率有關時間誤 差以及各通道ADC的頻率響應失配誤差。本實用新型是采用以下技術方案實現的一種時間交替模數轉換器(TIADC)失配誤差的自適應校準裝置，包括時鐘產生電 路、M通道TIADC、信號重組、自適應重構濾波器組、數字參考信號發生器、模擬參考信號發 生器、求差器。時鐘產生電路(6)的輸出端與M個ADC的輸入端、模擬信號發生器、M通道 TIADC(I)、信號重組( 、自適應重構濾波器組( 以及數字信號存儲器C3)的輸入端連接；存儲器⑶的輸出端與模擬信號發生器⑷以及求差器(7)的輸入端連接；M個ADC的輸出 端與信號重組O)的輸入端連接，信號重組O)的輸出端通過自適應重構濾波器組(5)與 多路選擇器的輸入端連接；在TIADC系統芯片中內置存儲少量同步信號和帶限偽隨機信號的小規模存儲器。前述的自適應重構濾波器組( 包含M個采用并行結構連接的自適應重構濾波ο前述的時鐘產生電路(6)產生M個速率為fs相位分別為0°、2π/Μ°、2Χ2π/ M0、3Χ2π/Μ°…(M-I) X 2 π/M°的時鐘，分別送入第一通道ADC、第二通道ADC、第三通 道ADC···第M通道ADC多通道并行交替工作。前述的時鐘產生電路(6)產生速率為Mfs的時鐘，送入模擬參考信號發生器(4) 用于與數字參考信號的同步，也可以產生M個速率為fs相位分別為0°、2π/Μ°、2Χ2π/ M0、3X2ji/M° ."(M-I) X2 π/M°的時鐘，分別送入M通道TIADC(I)第一通道、第二通道、 第三通道…第M通道的ADC和自適應重構濾波器組( 的每個自適應重構濾波器。本結構 有兩種工作模式，校準模式和正常工作模式。在校準模式時，M通道TIADC的輸入來自參考 信號發生器生成的參考信號，M通道TIADC的輸出進行信號重組和自適應重構濾波后，送入 求差器與內置參考信號發生器產生的參考信號進行求差，所得的誤差反饋至自適應重構濾 波器組后基于LMS算法調整濾波器的系數，直至誤差的數量級滿足設計指標要求，校準完 成。校準完成后，自適應重構濾波器組的輸出與求差器的輸入斷開，自適應重構濾波器組的 系數保持不變，此時輸入M通道TIADC的輸入接至輸入信號進入正常工作模式。與現有技術相比，本實用新型具有以下優點內置同步訓練信號并以此為參考信號進行自適應校準，這種自適應校準裝置，不 需要預先測量或計算通道失配誤差的大小，從而避免了失配誤差的測量、估算的復雜工作； 且不需要區分誤差的來源，對各種失配誤差均可校準。用各通道重組后的信號對每一個通 道進行校準，而不是在各個通道上單獨校準，解決了輸入信號帶寬大于各通道ADC的奈奎 斯特頻率時由于混疊而不能校準時間誤差的問題。采用該結構校準后的TIADC不需要對輸 入信號進行過采樣，即輸入信號帶寬在系統奈奎斯特采樣頻率內不受任何因校準算法引入 的限制，實現真正意義上的高速率寬帶模數轉換。校準裝置簡單，從而避免了復雜的校準算 法難于轉換為硬件電路的問題，易于硬件實現。校準部分全數字實現，不存在模擬器件的實 現偏差問題。校準精度由模擬工藝實現的不可控性轉化為校準算法優化的可控性，不會對 ADC芯片的設計引入任何限制，通用性強，適用于絕大多數新一代的ADC。
圖1為本實用新型的實施結構框圖；圖2為信號重組等效實現示意圖，第三個通道ADC#3的無偏值計算；圖3為信號重組等效實現示意圖，第四個通道ADC#4的無偏值計算；圖4為信號重組等效實現示意圖，第二個通道ADC#2的無偏值計算；圖5為本實用新型的自適應校準裝置框圖；圖6為第一個通道自適應重構濾波器#1的實現結構示意圖。圖中，1.M通道TIADC，2.信號重組，3.數字參考信號存儲器，4.模擬參考信號發生器，5.自適應重構濾波器組，6.時鐘產生電路，7.求差器，8.多路選擇器，51.寄存器組， 52.子濾波器組。
具體實施方式
以下結合附圖詳細說明本實用新型的具體實施方式
。如圖1所示，通道個數M = 4，每一個通道々0(仏00#1、400#2、400#3、400#4)的采 樣速率fs = 100MHz，每個ADC的奈奎斯特帶寬為50MHz，即當每個ADC的模擬輸入帶寬小 于50MHz時，才能保證每個通道ADC的輸出不混疊。4個通道的ADC并行交替工作構成采樣 速率Fs = 400MHz的TIADC系統，轉換速率提高4倍，同時系統的奈奎斯特帶寬也應提高4 倍到200MHz ；但當系統的模擬輸入帶寬大于50MHz時，每個通道的ADC都因不滿足奈奎斯 特定理而產生輸出混疊，混疊給與頻率相關的失配誤差的校準帶來了困難。如果在每個通道上單獨處理，可以校準增益誤差和偏置誤差，因為增益誤差和偏 置誤差是線性的。但對于反應到相位上的時間誤差，則不能校正，這是因為輸入信號的帶 寬超過了單個ADC的處理范圍，從而在輸出端引了混疊，混疊后的頻譜已不能真實的反應 時間誤差的信息。為解決此問題，本實用新型中采用了信號重組來避免混疊。信號重組理論是將各通道ADC的輸出數據在時間上排成一個樣值序列，每個通道 ADC的采樣率為fs，則將M個ADC的輸出重組后，重組后的信號采樣率應提高到Fs (Fs = Mfs)才能保證信號不混疊。因此，信號重組理論上是相當于把每個通道的采樣速率提高了 M倍。如果直接對重組后的信號進行后續數字處理(數字濾波)，這樣就會要求數字濾波器 工作速率也提高至Fs，當M較大即Fs較高時，給數字濾波器的硬件實現帶來了困難。因此 在本實用新型具體硬件實施時，并不將M個通道ADC的輸出數據在時間上排成一個樣值序 列，而是采用校準每一個通道時，都利用其它通道的輸出數據，從而達到將M個通道ADC的 輸出數據重組的效果。以圖1中4通道TIADC系統為例，描述信號重組實現的示意圖如圖2、圖3和圖4 所示。圖2中，圓圈中的1、2、3、4點分別代表4個ADC(ADC#1至ADC#4)的采樣點，下面的 軸線表示均勻采樣點，上面的軸線表示非均勻采樣點，圖中將ADC#1的采樣點定為無偏差 基準點。ADC#3的(n+2)時刻的無偏采樣值可以通過(n+2)時刻的有偏值y(n+2)及其相鄰 的有偏值線性組合(數字濾波)得到，如圖2中箭頭線所示。ADC#3的下一個無偏采樣值 (n+6時刻)也可按此計算方法得到。圖3中ADC#4的無偏樣值計算方法與ADC#3類似，只 是用來計算ADC#4的有偏樣值在時間上與ADC#3相比整體向后移動了一個，且ADC#4的線 性組合計算公式也有所不同。同理，如圖4所示，ADC#2的無偏樣值計算方法也與ADC#3類 似，只是用來計算ADC#2的有偏樣值在時間上與ADC#3相比整體向前移動了一個，且ADC#2 的線性組合計算公式也有所不同。同時，數字濾波器采用并行結構，將每個數字濾波器拆分 成4個子濾波器，從而可以接收4個通道的并行數據。利用等效信號重組結構解決由于混疊不能校準與頻率有關的時間誤差和頻率響 應誤差后，各通道數字校準濾波器的抽頭系數的獲取是本實用新型的另一個關鍵問題。按 照傳統校正模式，在進行誤差補償前首先要估算誤差的大小，而誤差估算卻是一項復雜的 工作。此外，實際TIADC系統要達到較高的精度，校正時不僅要考慮靜態失配誤差(偏置誤 差、增益誤差、時間誤差)，還要對與輸入信號頻率有關的各通道ADC的頻率響應失配誤差進行補償，而這種與輸入信號頻率有關的頻率響應失配誤差的估算更是復雜。本實用新型 提出一種基于LMS(Least Mean Square)算法的自適應校準裝置，避免復雜的誤差測量和計算工作。本實用新型自適應校準裝置的核心思想是給定系統一個參考信號作為標準，采用 自適應目標優化法，使待校準系統的輸出向參考信號逼近，直至達到精度要求。因此校準 時并不需要預先知道失配誤差的大小和來源，避免了復雜的誤差測量或者估算工作，同時 解決復雜誤差估計算法難于硬件轉換的問題。本實用新型提出的基于LMS算法的自適應校 準原理圖如圖5所示，其中x(t)為正常工作時TIADC系統的模擬輸入信號，d(t)為校準模 式下的參考信號，x(n)和y(n)分別為自適應校準濾波器的輸入和輸出，d(η)為期望輸出， e(n)為誤差信號。基于LMS算法的濾波器系數迭代公式為ff(n+l) = ff(n) + y · e (η) ‘ Χ(η)(1)e (η) = d (η) -y (η)(2)其中W(n)為濾波器系數，向量表示；X(η)為若干個x(n)組成的向量。這種校準算法的關鍵在于參考信號的獲取和自適應校準濾波器系數的獲取。為 了滿足TIADC系統整個奈奎斯特頻帶范圍內的校準效果，參考信號應是含有豐富頻譜分量 的帶限隨機信號(理論上應該包含0 Fs/2內所有的頻率分量)。參考信號包括用來給 TIADC系統提供模擬輸入的外部參考信號和用來進行自適應校準時作為優化目標的內置參 考信號。借鑒數字通信原理中的基帶成形理論，用BPSK基帶信號發生器產生帶限隨機信號 作為數字參考信號(可由SPW軟件產生，并存儲在文件中)。在校準前先將存儲在文件中的 數字參考信號通過編程接口(I2C接口或者SPI接口)寫入到硬件存儲器中，作為內置參考 信號。同時采用信號發生器或者高精、高速的DAC同步裝載內置參考信號，其模擬輸出作為 外部參考信號，送入TIADC系統。如果TIADC系統是理想的，則TIADC系統的輸出與內置參 考信號應完全一致。由于實際TIADC系統存在失配誤差，外部模擬參考信號經TIADC系統模數轉換后 的輸出，與作為優化目標的內置參考信號存在一定的差異。設計同步電路，同步電路根據 TIADC系統輸出信號中的同步信號調整本地內置參考信號的相位，使TIADC系統輸出信號 與內置參考信號時間對齊；并對二者進行求差，差值反饋至自適應重構濾波器進行自適應 校準，不斷自適應調整濾波器的系數，使TIADC系統輸出向內置參考信號逼近，直至二者的 輸出誤差達到精度要求完成校準，從而得到校準濾波器系數，并將此系數存儲。校準完成后，將TIADC系統的輸入與外部參考信號斷開，接至正常工作時的輸入 信號；輸出也不再反饋至求差電路進行求差，而是直接輸出，此時系統進入正常工作模式。 通過外部控制信號可以使TIADC系統在校準模式與正常工作模式之間互相切換，以便不同 使用條件下的再次校準。實際硬件實現時，隨著TIADC系統精度要求的提高，因此也就需要海量的參考信 號作為同步訓練信號，才能使系統輸出收斂到所要的精度。存儲這些海量的參考信號需要 規格非常大的存儲器，硬件消耗很大。為了解決這個問題，考慮到參考信號由隨機噪聲序列 構成，除了帶寬外并無特殊要求，本文采用規格很小的存儲器存儲少量同步信號和偽隨機 帶限信號，在讀寫控制電路的控制下，從存儲器中循環讀取數據構成同步訓練信號，硬件消 耗急劇減小[0035]外部參考信號一種方案是通過信號發生器產生，將內置參考信號同步裝載到信號 發生器，信號發生器的時鐘采用外部時鐘，即采用TIADC系統的時鐘則可以滿足同步要求， 此時信號發生器可以當作高精高速的DAC使用。另一種方案是在校準用的PCB板上接一片 高精、高速DAC芯片，內置參考信號經存儲器讀出送入DAC經數模轉換充當外部參考源。再 一種方案是直接在TIADC系統設計中加入一個DAC，因為相同的工藝與技術下，設計實現相 同速度和精度的DAC要比ADC容易的多。可根據不同成本、不同應用的要求來選擇具體的 實現方案。對于圖1中的4通道TIADC系統，假定每一個通道需要一個N = 64階的自適應校 準濾波器，則每一個64階的濾波器可以等效為4個16階的子濾波器并行工作，4個子濾波 器分別接收4路ADC的輸出數據(采樣速率fs = 100MHz)，因此可以保證每個子濾波器的 工作速率仍為100MHz。圖1中第一個通道的自適應濾波器#1的結構如圖6所示，寄存器 組51用來將各個通道的數據同步到第一路的時鐘CLK_SP1上，子濾波器組52中的4個并 行的子濾波器(eq_fir_16、l、eq_fir_16、2、eq_fir_16th#3, eq_fir_16th#4)分別接收四 個通道的數據ADC_0UT_1至ADC_0UT_4，經自適應濾波后，4個子濾波器的輸出相加得到第 一路校準后的輸出yn_l。ADC_STD_1為第一路的期望輸出，來自內置參考信號，與yn_l求 差后(差值為err_l)送入到各個子濾波器中，進行自適應校準，直至達到精度要求。將4 個子濾波器的抽頭系數拼接起來，作為第一通道的64階的自適應校準濾波器的抽頭系數。 其它3個通道的自適應濾波器的結構與圖6類似，只是每個通道的期望輸入值不同。當通 道個數M增加時，只需增加子濾波器的個數即可，達到信號重組的效果的同時，不會對自適 應校準濾波器處理速度提高要求，保證了硬件可實現性。多路選擇器將M個重構濾器組的 輸出合并成一路輸出，同時采樣速率提高M倍。利用采樣速率為100MHz、分辨率為12位的ADC IP核，在TSMC 0. 18 μ ml. 8V/3. 3V 1P5M CMOS工藝上流片生產了 400MHz的TIADC系統的芯片，并利用本實用新型中的校準裝 置進行了校準，可以很好的抑制由失配誤差引入的諧波，將諧波衰減到噪聲底以下，證明了 該校準裝置的有效性。
權利要求1.一種時間交替模數轉換器失配誤差的自適應校準裝置，包括M通道TIADC(I)、信號 重組( 、數字參考信號存儲器C3)、模擬參考信號發生器(4)、自適應重構濾波器組(5)、時 鐘產生電路(6)、求差器(7)；其特征在于所述的時鐘產生電路(6)的輸出端與M個ADC的輸入端、模擬信號發生器G)、M通道 TIADC(I)、信號重組( 、自適應重構濾波器組( 以及數字信號存儲器C3)的輸入端連接； 存儲器⑶的輸出端與模擬信號發生器⑷以及求差器(7)的輸入端連接；M個ADC的輸出 端與信號重組O)的輸入端連接，信號重組O)的輸出端通過自適應重構濾波器組(5)與 多路選擇器的輸入端連接；在TIADC系統芯片中內置存儲同步信號和帶限偽隨機信號的小規模存儲器。
2.根據權利要求1所述的時間交替模數轉換器失配誤差的自適應校準裝置，其特征在 于所述的自適應重構濾波器組(5)包含M個采用并行結構連接的自適應重構濾波器。
3.根據權利要求1所述的時間交替模數轉換器失配誤差的自適應校準裝置，其特征在 于所述的時鐘產生電路(6)產生M個速率為fs相位分別為0°、2π/Μ°、2Χ2π/Μ°、 3X2 π/Μ°…(Μ-1)Χ2π/Μ°的時鐘，分別送入第一通道ADC、第二通道ADC、第三通道 ADC···第M通道ADC多通道并行交替工作。
4.根據權利要求1所述的時間交替模數轉換器失配誤差的自適應校準裝置，其特征在 于所述的時鐘產生電路(6)產生速率為Mfs的時鐘，送入模擬參考信號發生器(4)用于 與數字參考信號的同步，也可以產生M個速率為fs相位分別為0°、2π/Μ°、2Χ2π/Μ°、 3X2 π/Μ° ."(Μ-υΧΖπ/Μ。的時鐘，分別送入M通道TIADC(I)第一通道、第二通道、第三 通道…第M通道的ADC和自適應重構濾波器組(5)的每個自適應重構濾波器。
專利摘要一種時間交替模數轉換器失配誤差的自適應校準裝置，包括M通道TIADC、信號重組、數字參考信號存儲器、模擬參考信號發生器、自適應重構濾波器組、時鐘產生電路、求差器；用各通道重組后的信號對每一個通道進行校準，而不是在各個通道上單獨校準，解決了輸入信號帶寬大于各通道ADC的奈奎斯特頻率時由于混疊而不能校準時間誤差的問題。將自適應重構濾波器拆分為多個子濾波器并行工作，達到信號重組的效果的同時，不會對自適應校準濾波器處理速度提高要求，保證了本發明結構的硬件可實現性。內置數字參考信號并以此為優化目標進行自適應校準，不需要預先測量或計算通道失配誤差的大小，且不需要區分誤差的來源，對各種失配誤差均可校準。
文檔編號H03M1/10GK201830239SQ201020256590
公開日2011年5月11日 申請日期2010年7月2日 優先權日2010年7月2日
發明者余涵, 劉素娟, 張特, 陳建新 申請人:北京工業大學