專利名稱：一種實現多相位時鐘分數分頻的裝置的制作方法
技術領域：
本實用新型涉及數模混合芯片中的分頻器，特別涉及一種實現多相位時鐘分數分 頻的裝置。
背景技術：
在如今的集成電路(Integrated Circuit, IC)中，尤其是通信系統類，集成了越來 越多的子系統。許多子系統之間都需要一個時鐘信號(Clock)來同步(Synchronization)。 因為標準的不同，不同子系統間需要的同步時鐘頻率是不一樣的，但是，為了節省芯片面積 和減小功耗，人們往往傾向于在一個芯片上使用一個鎖相環(Phase-locked Loop,PLL)。因 此，在芯片設計中就會出現需要使用分數分頻產生一個頻率時鐘的情況。為了減小由此產生的同步時鐘的抖動，其中一種最常用的實現分數分頻的方法是 先用鎖相環產生一系列頻率一致、相位差固定的時鐘信號，再使用數字邏輯電路通過循環 往復的時鐘選擇產生最終的時鐘信號。圖1所示即為現有技術中一種多相位時鐘分頻的電 路示意圖，圖中110是一多工器(Multiplexer)，120是一累加器(Accumulator)，130是一 分頻器(Divider)。其中，累加器的輸出作為多工器的選擇信號，而多工器的輸出作為累加 器和分頻器的時鐘信號。正常工作時，多工器在每一個時段根據累加器的輸出信號SEL從 CLKO CLKn-I中選擇一個時鐘作為時鐘信號Cl輸出，由于CLKO CLKn-I之間的相位差 均為Tref/n，因此，若頻率碼MOD設為m，分頻器的分頻比設為M，則輸出時鐘信號Cout的頻 率為η· ^/(πι·Μ)，即相當于對輸入時鐘Ui了分數分頻操作，分頻比為(m.M)/n。但 是圖1所示的電路中存在一個問題是，當輸入多工器110的參考時鐘頻率高或者η值
較大，即兩兩時鐘之間的相位差(^ )較小時，在兩個時鐘上升沿之間的時間ΔΤ較短(如
η
圖2所示)，累加器120不能在此時間內完成累加操作，導致不能夠產生正確的輸出頻率。 另外，圖1所示的電路中還存在一個問題是，時鐘Cl為多工器110和累加器120經過倍頻 產生的，因此時鐘Cl的頻率較高，對于后面的分頻器130的速度要求較高，因而現有的多相 位時鐘分頻技術比較適合于低頻的應用。為了能夠對更高頻率的時鐘信號進行分頻，現有技術中還有圖3所示的一種多相 位時鐘分頻電路，其中210是一多工器(Multiplexer)，220是一累加器(Accumulator)，230 是一計數器(Counter)，240是一觸變電路(ToggleCircuit)。多工器210在每一個時段根 據累加器220的輸出信號SEL從CLKO CLKn-I中選擇一個時鐘作為時鐘信號Cl輸出，計 數器230對輸出的Cl信號上升沿計數，當計數到N的時候輸出一脈沖信號C2，觸發累加器 進行累加，改變多工器的選擇信號SEL。因為CLKO CLKn-I之間的相位差均為Tref/n，因 此，若頻率碼MOD設為m，則每隔(N+m/n) Tref時間C2產生一個脈沖，輸出信號Cout的頻率 為fMf/[2 (N+m/n)]，分頻比為2 (N+m/n)。此技術的缺點是，當多工器的輸出選擇在圖4所 示的陰影時段改變時，多工器的輸出將會產生一個錯誤的上升沿(False Edge)，從而誤觸 發累加器和觸變電路，導致產生錯誤的時鐘信號。因此，需要提出一種適用于高頻率的多相位時鐘分頻電路，以避免出現上述的誤觸發。
實用新型內容本發明所要解決的技術問題是，提供一種實現多相位時鐘分數分頻的裝置，從而 對高頻時鐘信號進行分數分頻。為了解決上述問題，本實用新型公開了一種實現多相位時鐘分數分頻的裝置，包 括累加器、觸變電路和沿檢測單元，其中所述沿檢測單元包括η個并行的沿檢測電路和一個或門，每個沿檢測電路根據 所述累加器產生的使能信號對輸入的兩個時鐘信號的沿進行檢測，產生控制信號PR0G，各 沿檢測電路輸出的控制信號PROG經過所述或門后產生控制信號PR0G_0R，所述控制信號 PR0G_0R作為時序控制信號輸入到所述累加器，同時所述控制信號PR0G_0R作為觸發信號 輸入到所述觸變電路；其中，所述η個沿檢測電路中，向各沿檢測電路輸入的兩個時鐘信號之間的相位 差均相等，所述η與輸入的時鐘信號的總數目相同。進一步地，上述裝置中，所述沿檢測電路包括控制模塊和沿觸發模塊，其中所述 控制模塊，對輸入的第一時鐘信號的上升沿進行計數，并在計數到預定值時，檢測第一時鐘 信號的下降沿，并根據檢測結果產生第二時鐘信號上升沿檢測的使能信號；所述沿觸發模塊，在第一時鐘信號的第一個上升沿來到時，將控制信號PROG置 位，其后根據所述控制模塊產生的第二時鐘信號上升沿檢測的使能信號和所述累加器產生 的使能信號，檢測第二時鐘信號的上升沿，在第二時鐘信號的上升沿到來時，將控制信號 PROG復位。所述預定值為Ν_1，Ν為整數，其中，N小于等于所要實現的分頻比的整數部分的二 分之一。優選的，當所要實現的分頻比的整數部分為偶數時，N等于所述分頻比的整數部分 的二分之一。
mm各沿檢測電路輸入的兩個時鐘信號之間的相位差均為一？^，其中，一為所要實現
ηη
的分頻比減去2Ν后剩余的分數部分的二分之一，Tref為輸入的時鐘信號的周期。所述控制模塊包括用于對第一時鐘信號的上升沿計數的計數器和用于檢測第一 時鐘信號的下降沿的D型觸發器。所述計數器為可編程計數器。所述沿觸發模塊包括用于檢測第一時鐘信號上升沿的第一 D型觸發器、用于檢測 第二時鐘信號上升沿的第二 D型觸發器、兩個與門，一個或非門和一個非門。所述觸變電路，用于將所述沿檢測單元輸出的控制信號PR0G_0R觸變產生占空比 為50%的時鐘信號。所述每個沿檢測電路根據所述累加器產生的使能信號對輸入的兩個時鐘信號的 沿順序地進行檢測。所述累加器，用于累加固定碼以產生所述使能信號。采用本發明技術方案，可以對高頻時鐘信號進行某些特定分頻比的分數分頻，而且本發明技術方案實現起來比較簡單。
圖1為現有技術中一種多相位時鐘分頻電路的示意圖；圖2為圖1所示電路中可能出現的技術難點示意圖；圖3為現有技術中另一種多相位時鐘分頻電路的示意圖；圖4為圖3所示電路中可能出現的技術難點示意圖；圖5為本發明所提出的多相位時鐘分數分頻的裝置示意圖；圖6為圖5所示裝置正常工作時的內部關鍵信號關系示意圖；圖7為圖5所示裝置中沿檢測單元的內部結構示意圖；圖8為圖5所示裝置沿檢測單元正常工作時內部信號關系示意圖。
具體實施方式
以下結合附圖及具體實施例對本發明技術方案做進一步詳細說明。一種實現多相位時鐘分數分頻的裝置，其所要實現的分頻比為+ ，如圖5
、 η)
所示，包括沿檢測單元、累加器(330)和觸變電路(340) (Toggle Circuit)。其中，累加器(Accumulator)，用于累加固定碼以產生使能信號(ENABLE)，其中累 加器依據由沿檢測單元輸出的控制信號組合而成的信號PR0G_0R進行時序控制；觸變電路(Toggle Circuit)，根據信號PR0G_0R觸發產生占空比為50%的時鐘信 號(CLKout)；沿檢測單元，包括并行的η路沿檢測電路(310)和一個或門(320)，η的取值與 輸入的時鐘信號的總數目相等，每個沿檢測電路(310) (EdgeDetector)依據累加器(330) (Accumulator)產生的使能信號(ENABLE)順序地對兩兩時鐘信號的沿進行檢測，并產生控 制信號PROG(如圖5所示，第一個至第n個沿檢測電路產生的控制信號分別為PR0G_0 PR0G_n-l)，再由或門(320)將這些控制信號組合成統一的控制信號PR0G_0R，控制信號 PR0G_0R作為時序控制信號輸入到累加器330，作為觸發信號輸入給觸變電路(340)，觸變 電路(340)根據該觸發信號產生占空比為50%的輸出時鐘信號。由于圖5所示的裝置中或門(320)將各沿檢測單元產生的控制信號PR0G_0 PR0G_n-l組合成控制信號PR0G_0R，而累加器是由PR0G_0R的下降沿觸發的，因此該組控制 信號(PR0G_0 PR0G_n-l)高電平是不重疊的，沿檢測單元中各沿檢測電路是順序工作的。
控制信號PR0G_0 PR0G_n-l高電平的長度(即高電平的持續時長)均為[(iV-1) + ·^ Tref,
其中，N為整數，且N小于等于所要實現的分頻比的整數部分的二分之一(其中，當所要實 現的分頻比的整數部分為偶數時，N的優選取值是等于分頻比的整數部分的二分之一，當所
要實現的分頻比的整數部分為奇數時，N的值是小于分頻比的整數部分的二分之一)，1即
為所要實現的分頻比的分數部分的二分之一，各高電平之間均相差Tref，如圖6所示，PR0G_
OR信號是一個周期為+ 的信號，而由PR0G_0R信號觸變產生的占空比是50%的ii
號CLKout周期為
倍的分數分頻。在本實施例中，每個沿檢測電路如圖7所示，進一步包括控制模塊(Control Module) (420)和沿觸發(Edge Trigger)模塊(410)；控制模塊(420)包括一個計數器 (421)和一個D型觸發器(422)，沿觸發模塊(410)包括兩個D型觸發器(411)和(412)、兩 個與門(413)和(416)，一個或非門(414)和一個非門(415)；沿觸發模塊的工作原理如圖8所示，當控制模塊的使能信號enablejiiodule為高 時，此沿觸發模塊開始工作，計數器(421)開始對第一時鐘信號(CLKa)的上升沿計數，而當 第一時鐘信號(CLKa)的第一個上升沿來到時，D型觸發器(411)的輸出置位，信號PROG變 為高電平。初始時，信號cnt和enable_Clkb均為低電平，D觸發器(412)處于復位狀態。 當計數器(421)計數到預定值(N-I)時(其中，N即為所要實現的分頻比的整數部分的值 的二分之一)，信號cnt置為高電平，D觸發器(422)在第一時鐘信號(CLKa)的下一個下降 沿對信號cnt采樣后，將第二時鐘信號(CLKb)的上升沿檢測的使能信號(即信號enable clkb)置為高電平，使D觸發器(412)處于正常工作狀態，待第二時鐘信號(CLKb)的下一個 上升沿來臨時，D觸發器(412)的輸出置位。此時，因為D觸發器(411)和(412)的輸出均 為高電平，所以信號clr復位，進而同時復位D觸發器(411)和(412)，使信號PROG重新復
位為低電平。在本實施例中由于所要實現的分頻比的分數部分的二分之一為1，而相鄰的輸
入時鐘信號之間的相位差正好為，因此將相鄰的時鐘信號作為第一時鐘信號與第二時
鐘信號輸入給各沿檢測電路即可，這樣，信號PROG高電平的長度為而在其他場景中，若要實現的分頻比為2
時，則將相位差為兩兩時
鐘信號分別輸入給沿檢測單元中的各個沿檢測電路，一即為所要實現的分頻比中減去整數
2Ν后剩余的分數部分的二分之一，例如將CLKO和CLKm輸入第一個沿檢測電路，將CLKm和 CLK2m輸入第二個沿檢測電路，依此類推，將CLKn-m和CLKO輸入第η個沿檢測電路，這樣則
的輸出時鐘信號，即實現了分頻比.f
可以產生頻率為 從上述實施例可以看出，從累加器的觸發信號到累加器輸出達到穩定使能下-沿檢測電路的允許時間為一個輸入時鐘周期Τ&，因此允許較高的輸入時鐘頻率(fMf)和較
大的η值，即較小的輸入時鐘相位差(^ ),從而可以實現更多的分數分頻比。另外，本發明技術方案，并未直接采用多工器選通不同的時鐘信號，而是使用不同時鐘信號兩兩之 間固定的沿關系，先產生一系列關系固定、頻率一致的控制信號，再把這些控制信號組合起 來，經過觸變電路，產生一個占空比為50%、周期為輸入信號周期分數倍的時鐘信號，達到 分數分頻的功能，因此不需要額外的控制電路來防止出現一些錯誤的信號沿從而導致分頻 出現錯誤。在實際使用時，計數器也可以使用可編程計數器，從而可以通過配置寄存器的方 式調整本發明分頻電路的分頻比。 以上所述，僅為本實用新型的較佳實例而已，并非用于限定本實用新型的保護范 圍。凡在本實用新型的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本 實用新型所附的權利要求的保護范圍之內。
權利要求一種實現多相位時鐘分數分頻的裝置，包括累加器和觸變電路，其特征在于，該裝置還包括沿檢測單元，其中所述沿檢測單元包括n個并行的沿檢測電路和一個或門，每個沿檢測電路根據所述累加器產生的使能信號對輸入的兩個時鐘信號的沿進行檢測，產生控制信號PROG，各沿檢測電路輸出的控制信號PROG經過所述或門后產生控制信號PROG_OR，所述控制信號PROG_OR作為時序控制信號輸入到所述累加器，同時所述控制信號PROG_OR作為觸發信號輸入到所述觸變電路；其中，所述n個沿檢測電路中，向各沿檢測電路輸入的兩個時鐘信號之間的相位差均相等，所述n與輸入的時鐘信號的總數目相同。
2.如權利要求1所述的裝置，其特征在于，所述沿檢測電路包括控制模塊和沿觸發模 塊，其中所述控制模塊，對輸入的第一時鐘信號的上升沿進行計數，并在計數到預定值時，檢測 第一時鐘信號的下降沿，并根據檢測結果產生第二時鐘信號上升沿檢測的使能信號；所述沿觸發模塊，在第一時鐘信號的第一個上升沿來到時，將控制信號PROG置位，其 后根據所述控制模塊產生的第二時鐘信號上升沿檢測的使能信號和所述累加器產生的使 能信號，檢測第二時鐘信號的上升沿，在第二時鐘信號的上升沿到來時，將控制信號PROG 復位。
3.如權利要求2所述的裝置，其特征在于，所述預定值為Ν-1，Ν為整數，其中，N小于等于所要實現的分頻比的整數部分的二分之ο
4.如權利要求3所述的裝置，其特征在于，當所要實現的分頻比的整數部分為偶數時，N等于所述分頻比的整數部分的二分之一。
5.如權利要求3或4所述的裝置，其特征在于，m ^m各沿檢測電路輸入的兩個時鐘信號之間的相位差均為一I/，其中，一為所要實現的分ηη頻比減去2Ν后剩余的分數部分的二分之一，TMf為輸入的時鐘信號的周期。
6.如權利要求2或3所述的裝置，其特征在于，所述控制模塊包括用于對第一時鐘信號的上升沿計數的計數器和用于檢測第一時鐘 信號的下降沿的D型觸發器。
7.如權利要求6所述的裝置，其特征在于，所述計數器為可編程計數器。
8.如權利要求7所述的裝置，其特征在于，所述沿觸發模塊包括用于檢測第一時鐘信號上升沿的第一 D型觸發器、用于檢測第二 時鐘信號上升沿的第二 D型觸發器、兩個與門，一個或非門和一個非門。
9.如權利要求1、2或3所述的裝置，其特征在于，所述觸變電路，用于將所述沿檢測單元輸出的控制信號PR0G_0R觸變產生占空比為 50%的時鐘信號。
10.如權利要求1、2或3所述的裝置，其特征在于，所述每個沿檢測電路根據所述累加器產生的使能信號對輸入的兩個時鐘信號的沿順 序地進行檢測。
11.如權利要求1、2或3所述的裝置，其特征在于， 所述累加器，用于累加固定碼以產生所述使能信號。
專利摘要本實用新型公開了一種實現多相位時鐘分數分頻的裝置，涉及數模混合芯片中的分頻器。本實用新型公開的裝置包括累加器、觸變電路和沿檢測單元，其中沿檢測單元包括n個并行的沿檢測電路和一個或門，每個沿檢測電路根據累加器產生的使能信號對輸入的兩個時鐘信號的沿進行檢測，產生控制信號PROG，各沿檢測電路輸出的控制信號PROG經過或門后產生控制信號PROG_OR，控制信號PROG_OR作為時序控制信號輸入到累加器，同時控制信號PROG_OR作為觸發信號輸入到觸變電路。采用本實用新型技術方案，可以對高頻時鐘信號進行某些特定分頻比的分數分頻，而且本實用新型技術方案實現起來比較簡單。
文檔編號H03K23/68GK201663588SQ201020148179
公開日2010年12月1日 申請日期2010年3月17日 優先權日2010年3月17日
發明者梁可 申請人:中興通訊股份有限公司