專利名稱：開關電路的制作方法
技術領域：
本發明涉及電子電路技術，特別是涉及一種開關電路。
背景技術：
MOS管由于具有靈活的截止和開啟工作狀態，通常作為模擬電路的開關來控制輸入信號的開啟和關閉，但隨著信息技術的發展，模擬電路處理信號的速度極大增加，故MOS 管開關的性能對信號的信噪比、信號噪聲以及失真比有至關重要的影響，特別是MOS管的導通電阻呈現非線性，會降低信號的線性度，從而導致信號的信噪比和信號噪聲失真比性能低下。具體理由如下M0S管的導通電阻r。n = l/gds，其中^ls為MOS管的跨導，且
g, = MnC0^iVgs -Vth)，即Γ。『MnCoxW(Vgs-Vth)，從上面的公式可以看出，采用單個管或
者單個PMOS管作為模擬電路的開關，MOS開關具有較嚴重的電阻非線性問題，即MOS開關的導通電阻隨輸入電壓信號的變化而變化。在公開號為CN1906852A的中國專利申請文件中，還提供了一種采用CMOS結構作為開關的開關電路，采用CMOS結構作為開關雖然降低了輸入信號影響CMOS結構的導通電阻的幅度，但是輸入信號依然會造成CMOS結構的導通電阻的變化，開關的電阻非線性問題依然存在。
發明內容
本發明解決的問題是提供一種開關電路，避免現有的MOS開關具有較嚴重的電阻非線性問題和MOS開關的導通電阻隨輸入信號的變化而變化問題。為解決上述問題，本發明提供一種開關電路，包括開關單元，包括輸入端、輸出端和工作端，分別用于輸入第一信號和工作電壓，所述開關單元用于對第一信號的輸出與否進行控制；電壓抬升單元，用于提供抬升的工作電壓至開關單元的工作端，所述抬升的工作電壓與所述輸入電壓之間的差值不隨第一信號的變化而變化；控制單元，用于根據控制信號控制是否將所述抬升的工作電壓施加至開關單元。可選的，電壓抬升單元進一步包括電壓電壓保持單元，用于保持其兩端的電壓差為定值；第一電壓提供單元，基于所述第一信號產生第一電壓并提供至電壓保持單元的一端，所述第一電壓與第一信號之差為定值；第一上拉單元，用于根據時鐘信號將電壓保持單元的另一端的電壓上拉至抬升的工作電壓，所述抬升的工作電壓與第一電壓之差為定值；可選的，所述電壓保持單元為電容器。可選的，第一電壓提供單元包括補償單元，用于基于第一信號產生第一電壓；開關子單元，用于根據時鐘信號控制是否將第一電壓施加至電壓保持單元之一端；第一下拉單元，用于在開關子單元未將第一電壓施加至電壓保持單元之一端時，將電壓保持單元之一端的電壓下拉。
可選的，所述補償單元包括運算放大器、第二 NMOS管、電流源、電壓源；所述運算放大器的正輸入端作為補償單元的輸入端，輸入第一信號；所述運算放大器的負輸入端與第二 NMOS管源極、電流源串聯后接地，所述運算放大器的輸出端與第二 NMOS管的柵極電連接，所述第二 NMOS管的漏極電連接至外置電壓源。可選的，所述開關子單元為CMOS結構，所述CMOS結構包括第六PMOS管和第十 NMOS管，且第六PMOS管的源極與第十NMOS管麗10的漏極相連并作為開關子單元的輸入端，所述開關子單元的輸入端連接所述補償單元的輸出端，第六PMOS管的漏極與第十NMOS 管MNlO的源極相連并作為開關子單元的輸出端。可選的，所述第一下拉單元為第九NMOS管，所述第九NMOS管的柵極為第一下拉單元的控制端；所述第九NMOS管的源極為第一下拉單元的輸入端，所述第九NMOS管的源極接地；所述第九NMOS管的漏極作為所述第一下拉單元的輸出端。。可選的，所述第一上拉單元為第七PMOS管，所述第七PMOS管的源極為第一上拉單元的輸入端，連接外置電壓源；所述第七PMOS管的漏極作為所述第一上拉單元的輸入端， 電連接所述電位差保持單元的第二端，所述第七PMOS管的柵極為第一上拉單元的控制端。可選的，所述控制單元包括第一傳輸單元，用于在開關子單元將第一電壓施加至電壓保持單元之一端時，將抬升的工作電壓施加至開關單元的工作端；第二下拉單元，在開關子單元未將第一電壓施加至電壓保持單元之一端時，將開關單元的工作端的電壓下拉并使開關單元不工作。可選的，所述第一傳輸單元為第八PMOS管，所述第八PMOS管柵極作為第一傳輸單元的控制端；所述第八PMOS管的源極作為所述第一傳輸單元的輸入端，所述第八PMOS管的源極作為所述第一傳輸單元的輸出端。可選的，所述第二下拉單元為第八NMOS管，所述第八NMOS管道柵極作為所述第二下拉單元的控制端；所述第八NMOS管的漏極作為第二下拉單元的輸入端，接地；第八NMOS 管的源極作為第二下拉單元的輸出端。可選的，還包括時鐘饋通抑制單元，用于消除在時鐘下降時形成在開關單元內的電荷，所述時鐘饋通抑制單元包括第一端和第二端，所述時鐘饋通抑制單元的第一端施加第二時鐘控制信號，所述時鐘饋通抑制單元的第二端與所述開關單元輸出端相連作為MOS 開關電路的輸出端。可選的，時鐘饋通抑制單元為第i^一 NMOS管，所述第i^一 NMOS管的柵極為時鐘饋通抑制單元的第一端，所述第十一 NMOS管的源極和漏極相連作為時鐘饋通抑制單元的第二端。可選的，所述開關單元為第一 NMOS管。與現有技術相比，本發明具有以下優點本發明通過電壓抬升單元，用于提供抬升的工作電壓至開關單元的工作端，所述抬升的工作電壓與所述輸入電壓之間的差值不隨第一信號的變化而變化，以實現開關單元的控制端電壓的自舉或者電平轉移，并且所述電壓抬升單元和控制單元只包括一個電容，能夠有效降低本發明電路在制造時占據的面積，進一步的，本發明采用時鐘控制技術來降低因時鐘饋通導致的非線性，提高信號的線性度。
圖1是NMOS作為開關時導通電阻隨源輸入電壓的變化特性圖；圖2是PMOS作為開關時導通電阻隨源輸入電壓的變化特性圖；圖3是CMOS結構作為開關時導通電阻隨源輸入電壓的變化特性圖；圖4是本發明實施例的MOS開關電路的模塊結構示意圖；圖5為本發明實施例的電壓抬升單元的模塊結構示意圖；圖6是本發明實施例的第一電壓提供單元的模塊結構示意圖；圖7是本發明實施例的補償單元的電路結構示意圖；圖8是本發明實施例的運算放大器的電路結構示意圖；圖9是本發明實施例的開關子單元的電路結構示意圖；圖10是本發明第一時鐘控制信號CLK和第二時鐘控制信號@時鐘示意圖；圖11是本發明一實施例的開關電路結構的示意圖；圖12是本發明又一實施例的開關電路結構的示意圖。
具體實施例方式由背景技術可知，采用單個NMOS管或者單個PMOS管作為模擬電路的開關，MOS開關具有較嚴重的電阻非線性問題，MOS開關的導通電阻隨輸入信號的變化而變化，具體請參考圖1，為NMOS作為開關時導通電阻隨源輸入電壓的變化特性圖，由圖1可知，采用單個 NMOS管時，NMOS導通電阻隨柵源電壓增加而增大；同時請參考圖2，為PMOS作為開關時導通電阻隨源輸入電壓的變化特性圖，由圖2可知，當采用單個PMOS管作為模擬電路開關， PMOS導通電阻隨柵源電壓增加而增減小。由圖1和圖2可知，當輸入信號與M0S(NM0S或者PM0S)的源極相連，當輸入信號變化時，MOS的導通電阻必然也會變化，并且MOS的導通電阻隨輸入信號變化，那么MOS的閾值電壓必然會限制輸入信號的幅度，使得輸入信號限制在一定的范圍。并且，經過發明人進一步研究發現，請參考圖3，為采用CMOS作為開關時導通電阻隨源輸入電壓的變化特性圖，由圖3可知，采用CMOS的開關雖然會在一定程度上降低導通電阻隨輸入信號變化的非線性，但是無法完全消除。為此，本發明的發明人提出一種優化的開關電路，包括開關單元，包括輸入端、輸出端和工作端，分別用于輸入第一信號和工作電壓，所述開關單元用于對第一信號的輸出與否進行控制；電壓抬升單元，用于提供抬升的工作電壓至開關單元的工作端，所述抬升的工作電壓與所述輸入電壓之間的差值不隨第一信號的變化而變化；控制單元，用于根據控制信號控制是否將所述抬升的工作電壓施加至開關單元。本發明通過電壓抬升單元，用于提供抬升的工作電壓至開關單元的工作端，所述抬升的工作電壓與所述輸入電壓之間的差值不隨第一信號的變化而變化，以實現開關單元的控制端電壓的自舉或者電平轉移，并且所述電壓抬升單元和控制單元可以只包括一個電容，能夠有效降低本發明電路在制造時占據的面積，進一步的，本發明提供的開關電路的第一信號不受開關單元的MOS管的閾值電壓限制。圖4是本發明實施例的開關電路的模塊結構示意圖，所述開關電路至少包括開關單元101、電壓抬升單元102和控制單元103。所述開關單元101包括輸入端、輸出端和工作端，所述輸入端分別用于輸入第一信號和工作電壓，所述開關單元101用于對第一信號的輸出與否進行控制，所述開關單元 101具體可以為第一 NMOS管，所述第一 NMOS管的源極作為所述開關單元101的輸入端，所述第一 NMOS管的漏極作為所述開關單元101的輸出端，所述第一 NMOS管的柵極作為工作端，用于控制輸入電壓信號的開啟和關閉，并在開啟輸入電壓信號時輸出對應的輸出電壓信號，在本實施例中，所述第一信號和工作電壓都為輸入電壓信號Vin。所述電壓抬升單元102用于提供抬升的工作電壓至開關單元的工作端，所述抬升的工作電壓與所述第一信號之間的差值不隨第一信號的變化而變化，請參考圖5，所述電壓抬升單元102包括電壓保持單元201，用于保持其兩端的電壓差為定值；第一電壓提供單元202，基于所述第一信號產生第一電壓并提供至電壓保持單元的一端，所述第一電壓與第一信號之差為定值；第一上拉單元203，用于根據時鐘信號將電壓保持單元的另一端的電壓上拉至抬升的工作電壓，所述抬升的工作電壓與第一電壓之差為定值。具體地，所述電壓保持單元201為電容器。所述第一電壓提供單元202具體請參考圖6，包括補償單元301，用于基于第一信號產生第一電位，所述補償單元包括輸入端和輸出端，所述補償單元的輸入端作為第一電位提供單元的輸入端；開關子單元302，用于根據時鐘信號控制是否將第一電位施加至電壓保持單元之一端，所述開關子單元包括輸入端和輸出端，所述開關子單元的輸入端與所述補償單元的輸入端相連；第一下拉單元303，用于在開關子單元未將第一電壓施加至電位差保持單元之一端時，將電位差保持單元之一端的電位下拉，在開關子單元未將第一電壓施加至電位差保持單元之第一端時關閉，所述第一下拉單元包括輸入端、輸出端和控制端，所述第一下拉單元的輸入端接地，所述第一下拉單元的輸出端與所述開關子單元的輸出端電位差保持單元的第一端相連，所述第一下拉單元的控制端施加控制信號。具體地，所述補償單元301請參考圖7，包括運算放大器401、第二NMOS管麗2、電流源402、電壓源Vdd組成，所述運算放大器401的正輸入端為所述補償單元301的輸入端， 所述運算放大器401的負輸入端與第二 NMOS管MN2源極、電流源402的一端相連，所述電流源402的另一端接地，所述第二 NMOS管MN2的漏極與電壓源Vdd正極相連，所述第二 NMOS 管MN2的柵極與所述運算放大器401的輸出端相連并作為所述負反饋單元的輸出端。其中，所述運算放大器401具體請參考圖8，包括第三NMOS管麗3、第四NMOS管 MN4、第五匪OS管MN5、第六匪OS管MN6、第七匪OS管MN7、第二 PMOS管MP2、第三PMOS管 MP3、第四PMOS管MP4、第五PMOS管MP5，所述第四NMOS管MN4的柵極為所述運算放大器的負輸入端，所述第五NMOS管麗5的柵極為所述運算放大器的正輸入端，所述第四NMOS管 MN4、第五匪OS管麗5的源極與第三匪OS管麗3的漏極相連，第三匪OS管麗3的柵極施加第一預定電壓Vb，所述第一預定電壓Vb控制第三NMOS管MN3的開啟和關閉，第三NMOS管 MN3的源極接地，第四NMOS管MN4的漏極連接第六NMOS管MN6的源極，第五NMOS管MN5的漏極連接第七NMOS管MP7的源極，第六NMOS管MN6的柵極與第七NMOS管麗7的柵極相連并被施加第二預定電壓Vbn，所述第二預定電壓Vbn控制第六NMOS管MN6和第七NMOS管麗7的開啟和關閉，第六NMOS管MN6漏極與第三PMOS管MP3的漏極相連并作為所述運算放大器401的輸出端，第三PMOS管MP3的源極與第四PMOS管MP4的漏極相連，第七NMOS管 MN7、第二 PMOS管MP2的漏極與第五PMOS管MP5、第四PMOS管MP4的柵極相連，第二 PMOS 管MP2的柵極與第三PMOS管MP3的柵極相連并被施加第三預定電壓Vbp，第三預定電壓Vbp 控制第二 PMOS管MP2和第三PMOS管MP3的開啟和關閉，第二 PMOS管MP2的源極與第五 PMOS管MP5的漏極相連，第五PMOS管MP5的源極、第四PMOS管MP4的源極與電壓源相連。
圖8所示的所述運算放大器401的一實施例采用差分輸入單端輸出結構，并通過第四PMOS管MP4和第五PMOS管MP5形成高擺幅電路鏡結構，將正輸入端信號鏡像至輸入端，使得輸出信號幅度倍增，同時提高對小信號的驅動能力，增大了饋入電路，提高所述運算放大器401的工作速度，更進一步的，為了保持所述運算放大器401的穩定性，可以在所述運算放大器201的輸出端接入一電容值較小的電容(未圖示)。所述開關子單元302具體地請參考圖9，為CMOS結構，所述CMOS結構包括第六 PMOS管MP6和第十NMOS管MNlO，且第六PMOS管MP6的源極與第十NMOS管MNlO的漏極相連并作為開關子單元302的輸入端，所述開關子單元302的輸入端連接所述補償單元301 的輸出端，第六PMOS管MP6的漏極與第十NMOS管麗10的源極相連并作為開關子單元302 的輸出端，所述開關子單元302的輸出端連接所述電位差保持單元201的第一端，第十NMOS 管MNlO的柵極施加第一時鐘控制信號CLK，所述第六PMOS管MP6的柵極施加第二時鐘控制信號@ ,其中所述第一時鐘控制信號CLK與第二時鐘控制信號@互為反型。具體地，所述第一時鐘控制信號CLK和第二時鐘控制信號@的時序圖請參考圖10，所述第一時鐘控制信號CLK與第二時鐘控制信號@互為反型控制信號。所述第一下拉單元303具體為第九NMOS管MN9，所述第九NMOS管MN9的柵極為第一下拉單元的控制端，施加第二時鐘控制信號@ ；所述第九NMOS管MN9的源極為第一下拉單元的輸入端，所述第九NMOS管MN9的源極接地；所述第九NMOS管MN9的漏極為所述第一下拉單元的輸出端。第一上拉單元203具體為第七PMOS管MP7，所述第七PMOS管MP7的源極為第一上拉單元203的輸入端，連接電壓源；所述第七PMOS管MP7的漏極為所述第一上拉單元203 的輸入端，連接所述電位差保持單元的第二端，所述第七PMOS管MP7的柵極為第一上拉單元203的控制端，施加第一時鐘控制信號CLK。其中，所述控制單元103包括第一傳輸單元，用于在開關子單元將第一電壓施加至電位差保持單元第一端時，將抬升的工作電壓施加至開關單元的工作端，且在開關子單元未將第一電壓施加至電位差保持單元第一端時，第一傳輸單元關閉，所述第一傳輸單元包括輸入端、輸出端和控制端，所述第一傳輸單元的輸入端作為所述控制單元的輸入端，所述第一傳輸單元的控制端施加控制信號，所述第一傳輸單元的輸出端為所述控制單元的輸出端；第二下拉單元，在開關子單元未將第一電壓施加至電位差保持單元第一端時，將開關單元的工作端的電壓下拉；且在開關子單元將第一電壓施加至電位差保持單元第一端時，第二下拉單元不工作，所述第二下拉單元包括輸入端、輸出端和控制端，所述第二下拉單元的控制端施加控制信號，所述第二下拉單元的輸出端與所述第一傳輸單元的輸出端相連。
具體地，第一傳輸單元為第八PMOS管MP8，所述第八PMOS管MP8柵極作為第一傳輸單元的控制端，施加第二時鐘控制信號@ ；所述第八PMOS管MP8的源極作為所述第一傳輸單元的輸入端，所述第八PMOS管MP8的源極作為所述第一傳輸單元的輸出端。所述第二下拉單元為第八NMOS管MN8，所述第八NMOS管MN8柵極作為所述第二下拉單元的控制端，施加第二時鐘控制信號@ ；所述第八NMOS管MN8的漏極作為第二下拉單元的輸入端，接地；第八NMOS管MN8的源極作為第二下拉單元的輸出端。請參考圖11，圖11為本發明一實施例的電路結構的示意圖，其中，第一 NMOS管麗1作為開關單元101;運算放大器401、第二 NMOS管麗2、電流源402、電壓源Vdd、第六PMOS 管MP6、第十匪OS管MN10、第九匪OS管麗9、電容器Cl、第七PMOS管MP7組成電壓抬升單元102 ；第八PMOS管MP8、第八NMOS管MN8組成控制單元103 ；在保持時鐘周期內，所述電壓抬升單元102的開關子單元302的第六PMOS管MP6的柵極電壓為高電平，第十NMOS管麗10的柵極電壓為低電平，第六PMOS管MP6和第十NMOS管麗10狀態為關閉，所述開關子單元30的為關閉狀態，補償單元301無信號輸入；而第九NMOS管MN9的柵極電壓為高電平， 第九NMOS管MN9開啟，所述電容器Cl的上極板為接地；第七PMOS管MP7的柵極電壓為低電平，第七PMOS管MP7開啟，所述電容器Cl的下極板為電壓為VDD，所述電容器Cl的上下極板的電壓差為Vdd ；第八PMOS管的柵極電壓為高電平，第八PMOS管關閉，第八NMOS管的柵極電壓為高電平，第八NMOS管開啟，第一 NMOS管101的柵極直接接地，第一 NMOS管101 的狀態為關閉。在采樣時鐘周期內，所述電壓抬升單元102的開關子單元302的第六PMOS管MP6 的柵極電壓為低電平，第十NMOS管麗10的柵極電壓為高電平，第六PMOS管MP6和第十NMOS 管MNlO狀態為開啟，補償單元向電位差保持單元輸入信號，此時，負反饋單元102的輸入端為輸入電壓信號Vin (由之前敘述可知即輸入電壓信號即為所述第一信號)，經過運算放大器和第二 NMOS管麗2共同構成的負反饋結果，在負反饋單元102的第二端輸出Vin+VesMN2 的電壓信號，Vgsmn2為第二 NMOS管麗2的柵源電壓；所述控制單元103接收Vin+V_2的電壓信號，直接加載在電容器Cl的上極板，此時第九NMOS管MN9的柵極電壓為低電平，第九 NMOS管MN9關閉；而第七PMOS管MP7的柵極電壓為高電平，第七PMOS管MP7關閉，由于在保持時鐘周期內電容器Cl的上下極板的電壓差為VDD，故在采樣時鐘周期內電容器Cl的上極板加載Vin+Ves■，電容器Cl的下極板為電壓為VDD+VesMN2+Vin ；而第八PMOS管MP8的柵極電壓為低電平，第八PMOS管開啟，第八NMOS管MN8的柵極電壓為低電平，第八NMOS管關閉，開關電容Cl的下極板電壓(VDD+VesMN2+Vin)直接加載在第一 NMOS管101的柵極，使得第一 NMOS管開啟，且柵極電壓(所述柵極電壓即為抬升的工作電壓)為VDD+VesMN2+Vin，從而使得輸入電壓信號為Vin時，第一 NMOS管101的柵源電壓(即所述抬升的工作電壓與第一電壓之差)為VDD+VesMN2+Vin-Vin = VDD+VesMN2，與輸入電壓信號Vin無關，解決了開關的電阻非線性問題。請參考圖10，為進一步優化開關電路，消除開關電路時鐘饋通效應，所述開關電路還包括時鐘饋通抑制單元104，在第一 MOS管的漏極相連所述時鐘饋通抑制單元的第二端與作為MOS開關電路的輸出端，以消除時鐘下降沿第一 MOS管101溝道中的電荷引起的信號失真，所述開關單元101的開啟關閉可以參考上述實施例的分析。所述時鐘饋通抑制單元104為第^^一 NMOS管MNl 1，所述第^^一 NMOS管MNll的柵極為時鐘饋通抑制單元的第一端，所述第十一 NMOS管MNll的源極和漏極相連作為時鐘饋通抑制單元的第二端，所述第一 NMOS管MNll采用電容連接方式，且所述第十一 NMOS管 MNll的尺寸與第一 MOS管101為比例關系，能夠有效消除時鐘下降沿第一 MOS管101溝道中的電荷引起的信號失真。本發明通過電容Cl的充放電技術來增大第一 MOS管101采樣時鐘周期內的柵極電影，以實現柵壓的自舉或者電平轉移，并且采用負反饋技術來穩定第一MOS管101作為開關時時鐘周期的柵極電壓，以獲得第一 MOS管101作為開關的導通電阻的良好線性，進一步的，采用時鐘控制技術來降低因時鐘饋通導致的非線性，提高信號的線性度。本發明雖然已以較佳實施例公開如上，但其并不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發明技術方案的保護范圍。
權利要求
1.一種開關電路，包括開關單元，包括輸入端、輸出端和工作端，分別用于輸入第一信號和工作電壓，所述開關單元用于對第一信號的輸出與否進行控制； 其特征在于，還包括電壓抬升單元，用于抬升所述工作電壓并輸出至開關單元的工作端，所述抬升的工作電壓與所述第一信號之差不隨第一信號的變化而變化；控制單元，用于根據控制信號控制是否將所述抬升的工作電壓施加至所述開關單元。
2.如權利要求1所述的開關電路，其特征在于，電壓抬升單元進一步包括 電壓保持單元，用于保持其兩端的電壓差為定值；第一電壓提供單元，基于所述第一信號產生第一電壓并提供至電壓保持單元的一端； 第一上拉單元，用于根據時鐘信號將電壓保持單元的另一端的電壓上拉至抬升的工作電壓，所述抬升的工作電壓與第一電壓之差為定值。
3.如權利要求2所述的開關電路，其特征在于，所述電壓保持單元為電容器。
4.如權利要求2所述的開關電路，其特征在于，第一電壓提供單元包括 補償單元，用于基于第一信號產生第一電壓；開關子單元，用于根據時鐘信號控制是否將第一電壓施加至電壓保持單元之一端； 第一下拉單元，用于在開關子單元未將第一電壓施加至電壓保持單元之一端時，將電壓保持單元之一端的電壓下拉。
5.如權利要求4所述的開關電路，其特征在于，所述補償單元包括運算放大器、第二 NMOS管、電流源、電壓源；所述運算放大器的正輸入端作為補償單元的輸入端，輸入第一信號；所述運算放大器的負輸入端與第二 NMOS管源極、電流源串聯后接地，所述運算放大器的輸出端與第二 NMOS 管的柵極電連接，所述第二 NMOS管的漏極電連接至外置電壓源。
6.如權利要求4所述的開關電路，其特征在于，所述開關子單元為CMOS結構，所述 CMOS結構包括第六PMOS管和第十NMOS管，且第六PMOS管的源極與第十NMOS管MNlO的漏極相連并作為開關子單元的輸入端，所述開關子單元的輸入端連接所述補償單元的輸出端，第六PMOS管的漏極與第十NMOS管麗10的源極相連并作為開關子單元的輸出端。
7.如權利要求4所述的開關電路，其特征在于，所述第一下拉單元為第九NMOS管，所述第九NMOS管的柵極為第一下拉單元的控制端；所述第九NMOS管的源極為第一下拉單元的輸入端，所述第九NMOS管的源極接地；所述第九NMOS管的漏極作為所述第一下拉單元的輸出端。
8.如權利要求2所述的開關電路，其特征在于，所述第一上拉單元為第七PMOS管，所述第七PMOS管的源極為第一上拉單元的輸入端，連接外置電壓源；所述第七PMOS管的漏極作為所述第一上拉單元的輸入端，電連接所述電位差保持單元的第二端，所述第七PMOS管的柵極為第一上拉單元的控制端。
9.如權利要求1所述的開關電路，其特征在于，所述控制單元包括第一傳輸單元，用于在開關子單元將第一電壓施加至電壓保持單元之一端時，將抬升的工作電壓施加至開關單元的工作端；第二下拉單元，在開關子單元未將第一電壓施加至電壓保持單元之一端時，將開關單CN 102545862 A元的工作端的電壓下拉并使開關單元不工作。
10.如權利要求9所述的開關電路，其特征在于，所述第一傳輸單元為第八PMOS管，所述第八PMOS管柵極作為第一傳輸單元的控制端；所述第八PMOS管的源極作為所述第一傳輸單元的輸入端，所述第八PMOS管的源極作為所述第一傳輸單元的輸出端；所述第二下拉單元為第八NMOS管，所述第八NMOS管道柵極作為所述第二下拉單元的控制端；所述第八 NMOS管的漏極作為第二下拉單元的輸入端，接地；第八NMOS管的源極作為第二下拉單元的輸出端。
11.如權利要求1-10任意一項所述的開關電路，其特征在于，還包括時鐘饋通抑制單元，用于消除在時鐘下降時形成在開關單元內的電荷，所述時鐘饋通抑制單元包括第一端和第二端，所述時鐘饋通抑制單元的第一端施加第二時鐘控制信號，所述時鐘饋通抑制單元的第二端與所述開關單元輸出端相連作為MOS開關電路的輸出端，時鐘饋通抑制單元為第十一 NMOS管，所述第十一 NMOS管的柵極為時鐘饋通抑制單元的第一端，所述第十一 NMOS 管的源極和漏極相連作為時鐘饋通抑制單元的第二端。
12.如權利要求1所述的開關電路，其特征在于，所述開關單元為第一NMOS管。
全文摘要
一種開關電路，包括開關單元，包括輸入端、輸出端和工作端，分別用于輸入第一信號和工作電壓，所述開關單元用于對第一信號的輸出與否進行控制；電壓抬升單元，用于提供抬升的工作電壓至開關單元的工作端，所述抬升的工作電壓與所述輸入電壓之間的差值不隨第一信號的變化而變化；控制單元，用于根據控制信號控制是否將所述抬升的工作電壓施加至開關單元。本發明提供的MOS開關電路避免現有的MOS開關具有較嚴重的電阻非線性問題和MOS開關的導通電阻隨輸入信號的變化而變化問題。
文檔編號H03K17/687GK102545862SQ201010602518
公開日2012年7月4日 申請日期2010年12月23日 優先權日2010年12月23日
發明者李超 申請人:無錫華潤上華半導體有限公司, 無錫華潤上華科技有限公司