專利名稱：一種像素鎖相時鐘頻率發生方法及裝置的制作方法
技術領域：
本發明涉及圖像處理的時鐘同步技術領域，尤其涉及一種像素鎖相時鐘頻率發生 方法及裝置。
背景技術：
在電視視頻處理芯片設計和應用領域，特別是在此領域中的圖像處理部分，需要 保持圖像的嚴格同步，不單單要求行同步，即使一個像素的抖動也可能在圖像上直觀的表 現出來，并且可以讓用戶從視覺上直接覺察到。在電子領域，通常采用鎖相環技術獲得時鐘。鎖相環由鑒相器、環路濾波器和壓 控振蕩器組成。鑒相器用來鑒別輸入信號Ui與輸出信號Uo之間的相位差，并輸出誤差電 壓Ud。Ud中的噪聲和干擾成分被低通性質的環路濾波器濾除，形成壓控振蕩器的控制電壓 Uc0 Uc作用于壓控振蕩器的結果是把它的輸出振蕩頻率fo拉向環路輸入信號頻率fi，當 二者相等時，環路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器 的兩個輸入信號間留有一定的相位差。可見，鎖相環的用途是在收、發通信雙方建立載波同 步或位同步。然而，由于一般的鎖相環無法保證與信號源的像素進行嚴格同步鎖相，所以一般 鎖相環不能用于要求日趨嚴格的電視視頻處理領域。
發明內容
本發明實施例提供一種像素鎖相時鐘頻率發生方法及裝置，以解決現有技術無法 保證與信號源的像素進行嚴格同步鎖相的問題。為此，本發明實施例采用如下技術方案—種像素鎖相時鐘頻率發生方法，用于得到目標信號處理時鐘，包括將預先獲取 的信號源像素輸入時鐘與當前目標信號處理時鐘進行分頻處理，得到信號源像素時鐘分頻 行同步輸出和目標時鐘分頻行同步輸出；將信號源像素時鐘分頻行同步輸出和目標時鐘分 頻行同步輸出進行鑒相處理，得到最終的目標信號處理時鐘。其中，所述將所述信號源像素輸入時鐘與當前目標信號處理時鐘進行分頻處理的 具體過程為以信號源像素輸入時鐘作為推動時鐘源，以預先設置的前端時鐘分頻系數為 行周期計數量，產生以所述前端時鐘分頻系數為周期性的占空比翻轉行同步脈沖信號源 像素時鐘分頻行同步輸出；以當前目標信號處理時鐘作為推動時鐘源，以預先設置的后端 時鐘分頻系數為行周期計數量，產生以所述后端時鐘分頻系數為周期性的占空比翻轉行同 步脈沖目標時鐘分頻行同步輸出。其中，所述將所述信號源像素輸入時鐘與當前目標信號處理時鐘進行分頻處理過 程依據以下原則進行信號源像素時鐘與前端分頻系數之比、目標信號處理時鐘與后端分 頻系數之比與行同步時鐘相等。其中，所述前端時鐘分頻系數和后端時鐘分頻系統可在外圍電路的頻率提供范圍內動態設置。其中，所述將信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出進行鑒 相處理的具體過程為以所述信號源像素時鐘分頻行同步輸出作為參考時鐘、以所述目標 時鐘分頻行同步輸出作為反饋時鐘進行鑒相比較。一種像素鎖相時鐘頻率發生裝置，用于得到目標信號處理時鐘，包括分頻器和鑒 相器，其中所述分頻器，用于將預先獲取的信號源像素輸入時鐘與鑒相器當前輸出的目標 信號處理時鐘進行分頻處理，得到信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步 輸出；所述鑒相器，用于將所述分頻器輸出的信號源像素時鐘分頻行同步輸出和目標時鐘 分頻行同步輸出作為兩路輸入，對兩路輸入進行鑒相處理，得到最終的目標信號處理時鐘。其中，所述分頻器以信號源像素輸入時鐘作為推動時鐘源，以預先設置的前端時 鐘分頻系數為行周期計數量，產生以所述前端時鐘分頻系數為周期性的占空比翻轉行同步 脈沖信號源像素時鐘分頻行同步輸出；并且，以當前目標信號處理時鐘作為推動時鐘源， 以預先設置的后端時鐘分頻系數為行周期計數量，產生以所述后端時鐘分頻系數為周期性 的占空比翻轉行同步脈沖目標時鐘分頻行同步輸出。其中，所述分頻器根據信號源像素時鐘與前端分頻系數之比、目標信號處理時鐘 與后端分頻系數之比與行同步時鐘相等的原則工作。其中，所述鑒相器以所述信號源像素時鐘分頻行同步輸出作為參考時鐘、以所述 目標時鐘分頻行同步輸出作為反饋時鐘進行鑒相比較。其中，所述分頻器采用可編程邏輯器件實現。可見，本發明通過產生的頻率對源時鐘進行鎖相，如果前端信號源的信號發生了 不規則的快慢變化，輸出的后端處理時鐘也保持與前端的信號一致，這就可以保持后端信 號處理的時鐘始終保持與源信號同步，不會發生信號處理上的前后追趕現象，可保證目標 時鐘與信號源的像素進行嚴格同步鎖相。
圖1為本發明實施例像素鎖相時鐘頻率發生方法流程圖；圖2為本發明實施例像素鎖相時鐘頻率發生裝置結構示意圖；圖3為本發明實施例像素鎖相時鐘頻率發生裝置外圍電路示意圖。
具體實施例方式本發明提供一種像素鎖相時鐘頻率發生方法及裝置，利用本發明可精準控制輸出 時鐘和信號源的像素時鐘保持同步。參見圖1，為本發明實施例提供的方法流程圖，包括以下步驟SlOl 將預先獲取的信號源像素輸入時鐘與當前目標信號處理時鐘進行分頻處 理，得到信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出；S102 將信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出進行鑒相處 理，得到最終的目標信號處理時鐘。其中，分頻(SlOl)的具體過程為以信號源像素輸入時鐘作為推動時鐘源，以預先設置的前端時鐘分頻系數為行周期計數量，產生以所述前端時鐘分頻系數為周期性的占空比翻轉行同步脈沖信號源像素 時鐘分頻行同步輸出；以及，以當前目標信號處理時鐘作為推動時鐘源，以預先設置的后端時鐘分頻系數為行 周期計數量，產生以所述后端時鐘分頻系數為周期性的占空比翻轉行同步脈沖目標時鐘 分頻行同步輸出。其中，鑒相處理(S102)的具體過程為以所述信號源像素時鐘分頻行同步輸出作為參考時鐘、以所述目標時鐘分頻行同 步輸出作為反饋時鐘進行鑒相比較。可見，由于本發明是利用目標時鐘對作為參考時鐘的信號源像素輸入時鐘進行鎖 相，可最大限度地保證與信號源的像素進行同步，以滿足電視視頻處理領域中圖像處理的 時鐘同步要求。下面再進一步結合一個具體的像素鎖相時鐘頻率發生裝置，對發明實施例進行詳 細闡述。參見圖2，為本發明實施例提供的像素鎖相時鐘頻率發生裝置內部結構示意圖，該 裝置主要包括分頻器201和鑒相器202 (其余外圍電路省略，例如，濾波電路等)，其中，分頻 器201的兩路輸出作為鑒相器202的兩路輸入，最終由鑒相器202的輸出提供目標信號處 理時鐘。具體地，分頻器201的兩路輸入分別為信號源像素輸入時鐘與目標信號處理時鐘， 分頻器201對這兩路輸入進行分頻處理后得到兩路輸出，分別是信號源像素時鐘分頻行同 步輸出和目標時鐘分頻行同步輸出；鑒相器202的兩路輸入分別是信號源像素時鐘分頻行 同步輸出和目標時鐘分頻行同步輸出，鑒相器202對這兩路輸入進行鑒相比較后，最終得 到目標信號處理時鐘。由于此像素鎖相時鐘頻率發生裝置采用信號源像素時鐘作為參考輸入時鐘，該參 考輸入時鐘經過分頻器201變頻分頻后，可產生逐行同步信號，因為行同步的產生方法是 基于參考時鐘輸入，且行頻的產生設計是基于該參考時鐘的推動來計數翻轉的，所以最終 的信號處理反過來又是基于像素時鐘同步的。此外，鑒相器202產生的目標信號處理時鐘 后再返回給分頻器201，分頻器201內部產生的信號源像素時鐘分頻行同步輸出和目標時 鐘分頻行同步輸出在鑒相器202進行鑒相比較，由此，鑒相器202就實現了基于信號源像素 時鐘調整目標信號處理時鐘，最后的輸出鎖定為目標頻率。其中，分頻器201對兩路輸入的 分頻處理是基于以下原則進行的參考行同步的輸入和反饋的行同步同相相等，即“信號源 像素時鐘/前端分頻系數=目標信號處理時鐘/后端分頻系數=行同步”的原則，其中前端 分頻系數，后端分頻系數都是用戶可以配置的，但是配置范圍要滿足外圍電路的頻率提供 范圍，可見，本發明提供的像素鎖相時鐘頻率發生裝置是可動態設置的。其中，鑒相器202 以所述信號源像素時鐘分頻行同步輸出作為參考時鐘、以所述目標時鐘分頻行同步輸出作 為反饋時鐘進行鑒相比較。可見，此頻率發生裝置通過產生的頻率對源時鐘進行鎖相，如果 前端信號源的信號發生了不規則的快慢變化，輸出的后端處理時鐘也保持與前端的信號一 致，這就可以保持后端信號處理的時鐘始終保持與源信號同步，不會發生信號處理上的前 后追趕現象。分頻器201可以采用編程邏輯器件實現，例如FPGA (Field Programmab 1 eGateArray，現場可編程門陣列)或CPLD (Complex Programmable LogicDevice，復雜可編程邏輯 器件)等。下面給出分頻器201的一個具體例子，實現對輸入的兩個時鐘源進行分頻，產生 周期性的翻轉行同步輸出給外圍電路進行鎖相比較使用。module div(rst_n, // 復位s_clk, H信號源的像素時鐘輸入des_clk, //目標信號處理的時鐘輸入div_s, H用戶的前端時鐘分頻系數div_d, //用戶的后端時鐘分頻系數hs, //信號源的像素時鐘分頻后的行同步輸出hs_feedback) ；//目標信號處理的時鐘分頻后的行同步輸出H信號定義input rst—ninput s_clkinput des_clkinput [ll:0]div_s ；input[11:0]div_d ;output hs ；output hs_feedback ；//信號輸入輸出的定義reg hs ；reg hs_feedback ；wire clr_s ；wire clr_d ；reg[ll:0]cnt_s ；reg[ll:0]cnt_d ；wire [ 11:0] cnt_s_nxt ；wire [ 11:0] cnt_d_nxt ；//信號的類型定義assign clr_d = (cnt_d = = div_d)；assign cnt_d_nxt = clr_d ？ 12' dO (cnt_d+l)；alwaysi (posedge des_clk or negedge rst_n)beginif ( rst—n)cnt_d <= 12' dO ；elsecnt_d < = cnt_d_nxt ；endalways@(posedge des_clk or negedge rst_n)beginif ( rst—n)
；
end
Il以目標信號處理時鐘輸入作為推動時鐘源，以div_d后端時鐘分頻系數為行周
期計數量，hs_feedback <= cnt_d[ll:5]產生為div_d為周期性的占空比翻轉行同步脈沖。assign clr_s = (cnt_s == div_s)；assign cnt_s_nxt = clr_s ？ 12' dO (cnt_s+l)；alwaysi(posedge s_clk or negedge rst_n)beginif ( rst_n)cnt_s <= 12' dO ；elsecnt_s < = cnt_s_nxt ；endalwaysi(posedge s_clk or negedge rst_n)beginif ( rst_n)hs <= 1' bO ；elsehs <= |cnt_s[ll:5]；endH以信號源的像素時鐘輸入作為推動時鐘源，以div_s前端時鐘分頻系數為行周 期計數量，hs<= cnt_s[ll:5]產生為周期性的占空比翻轉行同步脈沖。下面再以一個具體的像素鎖相時鐘頻率發生裝置外圍電路介紹本發明實施例。參 見圖3，為采用Ul芯片，本實施例中選擇型號為AV9173，實現的外圍電路，在該電路中，目標 時鐘分頻行同步輸出和信號源像素時鐘分頻行同步輸出作為AV9173的兩路輸入，分別通 過電阻Rl、R2連接到FBIN和IN引腳，AV9173的GND和FSO引腳接地，電源5V連接電感L 通過引腳VDD給AV9173供電，另外，VDD和CLK1連接電容C2-C5后接地，CE引腳通過C1后 接地，在CLKl引腳直接引出連接電阻R3后作為整個外圍電路的輸出獲得目標信號處理時 鐘，CLK2引腳懸空。其中，各個電阻、電容以及電感的值可根據具體電路參數要求選取。可見，在圖3所示的外圍電路中，參考時鐘同步(信號源像素時鐘分頻行同步輸 出)與反饋時鐘同步(目標時鐘分頻行同步輸出)鑒相后產生目標信號處理的時鐘，此時 鐘輸入給分頻器內部進行分頻后產生的行同步再次輸入給鑒相器AV9173，通過鑒相的鎖相 環，把目標信號處理的時鐘鎖定為目標時鐘。本發明實施例特別適合電視視頻處理領域。通過本發明實施例，信號源像素時鐘經過分頻后，可產生逐行同步信號，因為目標 行同步的產生方法是基于參考時鐘輸入，且行頻的產生設計是基于參考信號源時鐘的推動 來計數翻轉的，所以最終的信號處理反過來又是基于像素時鐘同步的；外部的鎖相電路產 生后端處理時鐘后再返回給分頻器，分頻器內部產生的目標行同步和源信號參考輸出行同 步在鑒相器進行鑒相比較，鑒相器再去調整輸出的目標頻率，最后鎖定為目標頻率。此頻率發生方案通過產生的頻率對源時鐘進行鎖相，如果前端信號源的信號發生了不規則的快慢 變化，輸出的后端處理時鐘也保持與前端的信號一致，這就可以保持后端信號處理的時鐘 始終保持與源信號同步，不會發生信號處理上的前后追趕現象。 以上所述僅是本發明的優選實施方式，應當指出，對于本技術領域的普通技術人 員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應 視為本發明的保護范圍。
權利要求
1.一種像素鎖相時鐘頻率發生方法，用于得到目標信號處理時鐘，其特征在于，包括將預先獲取的信號源像素輸入時鐘與當前目標信號處理時鐘進行分頻處理，得到信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出；將信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出進行鑒相處理，得到最 終的目標信號處理時鐘。
2.根據權利要求1所述像素鎖相時鐘頻率發生方法，其特征在于，所述將所述信號源 像素輸入時鐘與當前目標信號處理時鐘進行分頻處理的具體過程為以信號源像素輸入時鐘作為推動時鐘源，以預先設置的前端時鐘分頻系數為行周期計 數量，產生以所述前端時鐘分頻系數為周期性的占空比翻轉行同步脈沖信號源像素時鐘 分頻行同步輸出；以當前目標信號處理時鐘作為推動時鐘源，以預先設置的后端時鐘分頻系數為行周期 計數量，產生以所述后端時鐘分頻系數為周期性的占空比翻轉行同步脈沖目標時鐘分頻 行同步輸出。
3.根據權利要求2所述像素鎖相時鐘頻率發生方法，其特征在于，所述將所述信號源 像素輸入時鐘與當前目標信號處理時鐘進行分頻處理過程依據以下原則進行信號源像素時鐘與前端分頻系數之比、目標信號處理時鐘與后端分頻系數之比與行同 步時鐘相等。
4.根據權利要求2或3所述像素鎖相時鐘頻率發生方法，其特征在于，所述前端時鐘分 頻系數和后端時鐘分頻系統可在外圍電路的頻率提供范圍內動態設置。
5.根據權利要求1、2或3所述像素鎖相時鐘頻率發生方法，其特征在于，所述將信號源 像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出進行鑒相處理的具體過程為以所述信號源像素時鐘分頻行同步輸出作為參考時鐘、以所述目標時鐘分頻行同步輸 出作為反饋時鐘進行鑒相比較。
6.一種像素鎖相時鐘頻率發生裝置，用于得到目標信號處理時鐘，其特征在于，包括分 頻器和鑒相器，其中所述分頻器，用于將預先獲取的信號源像素輸入時鐘與鑒相器當前輸出的目標信號處 理時鐘進行分頻處理，得到信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出；所述鑒相器，用于將所述分頻器輸出的信號源像素時鐘分頻行同步輸出和目標時鐘分 頻行同步輸出作為兩路輸入，對兩路輸入進行鑒相處理，得到最終的目標信號處理時鐘。
7.根據權利要求6所述像素鎖相時鐘頻率發生裝置，其特征在于，所述分頻器以信號 源像素輸入時鐘作為推動時鐘源，以預先設置的前端時鐘分頻系數為行周期計數量，產生 以所述前端時鐘分頻系數為周期性的占空比翻轉行同步脈沖信號源像素時鐘分頻行同步 輸出；并且，以當前目標信號處理時鐘作為推動時鐘源，以預先設置的后端時鐘分頻系數為 行周期計數量，產生以所述后端時鐘分頻系數為周期性的占空比翻轉行同步脈沖目標時 鐘分頻行同步輸出。
8.根據權利要求7所述像素鎖相時鐘頻率發生裝置，其特征在于，所述分頻器根據信 號源像素時鐘與前端分頻系數之比、目標信號處理時鐘與后端分頻系數之比與行同步時鐘 相等的原則工作。
9.根據權利6所述像素鎖相時鐘頻率發生裝置，其特征在于，所述鑒相器以所述信號源像素時鐘分頻行同步輸出作為參考時鐘、以所述目標時鐘分頻行同步輸出作為反饋時鐘 進行鑒相比較。
10.根據權利要求6至9任一項所述像素鎖相時鐘頻率發生裝置，其特征在于，所述分 頻器采用可編程邏輯器件實現。
全文摘要
本發明公開了一種像素鎖相時鐘頻率發生方法及裝置，用于得到目標信號處理時鐘，其中的方法包括以下步驟將預先獲取的信號源像素輸入時鐘與當前目標信號處理時鐘進行分頻處理，得到信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出；將信號源像素時鐘分頻行同步輸出和目標時鐘分頻行同步輸出進行鑒相處理，得到最終的目標信號處理時鐘。此頻率發生方案通過產生的頻率對源時鐘進行鎖相，如果前端信號源的信號發生了不規則的快慢變化，輸出的后端處理時鐘也保持與前端的信號一致，這就可以保持后端信號處理的時鐘始終保持與源信號同步，不會發生信號處理上的前后追趕現象。
文檔編號H03L7/06GK102098044SQ20101058269
公開日2011年6月15日 申請日期2010年12月10日 優先權日2010年12月10日
發明者肖龍光 申請人:青島海信信芯科技有限公司