專利名稱：一種可配置任意整數半整數分頻器裝置及方法
技術領域：
本發明涉及微電子學數字分頻技術領域，特別是指一種可配置任意整數半整數分 頻器裝置及方法。
背景技術：
微電子技術是21世紀信息時代的關鍵技術之一，是計算機技術、自動控制、通信 技術的基礎。現在集成電路的應用已經滲透到各個工程技術領域，而分頻器是集成電路和 FPGA設計的基礎，廣泛應用于各種數字系統及集成電路的設計中。分頻器是一種將輸入的 高頻率信號進行處理從而輸出所需的低頻信號的裝置，在不同的設計中，設計人員會遇到 各種不同的分頻要求，如偶數分頻、奇數分頻、半整數分頻等，有時會要求等占空比，有時要 求非等占空比。偶數分頻和奇數不等占空比分頻的實現較為容易，都可以利用計數器或者計數器 的級聯來實現，而奇數等占空比及半整數分頻的實現則較為困難。另外，通用分頻器的分頻 系數和占空比大部分都不能調節，在實際應用中多有不便。如專利號為CN200580007593.3、 發明名稱為“分頻器”的專利即屬于此列。
發明內容
為克服現有技術的缺陷，本發明提供了一種可配置的任意整數半整數分頻器裝置 及方法，以實現任意整數或半整數的分頻功能，在整數分頻時可以根據需求輸出等占空比 和不等占空比兩種分頻信號，分頻器的分頻系數和輸出信號的占空比可以根據情況進行調 節，從而提高分頻器的靈活性，擴大其使用范圍。本發明的技術方案如下一種可配置的任意整數半整數分頻器裝置，包括模式選擇及輸出部分、配置數據 鎖存部分和分頻計數部分，其特征在于模式選擇及輸出部分分別與配置數據鎖存部分和分 頻計數部分相連接；其中外部復位信號(rst_n)輸入到配置數據鎖存部分和分頻計數部 分，分頻系數輸入信號(n_in)和分頻模式輸入信號(mod_in)輸入到配置數據鎖存部分，待 分頻時鐘信號(clk_in)輸入到模式選擇及輸出部分，模式選擇及輸出部分輸出分頻輸出 信號(clk_out)；配置數據鎖存部分通過信號η和mod連接到模式選擇及輸出部分，模式選 擇及輸出部分通過信號N、χ、y、ζ連接到到分頻計數部分；分頻計數部分包括8位加法計數器、8位比較器、1位D觸發器、1位T觸發器，其 內部連接關系為信號χ接到8位加法計數器和1位D觸發器的時鐘輸入端，8位加法計數 器的數值輸出端與信號N接8位比較器，8位比較器的輸出端接1位D觸發器的輸入端，1 位D觸發器的輸出端接1位T觸發器的時鐘輸入端，復位信號(rst_n)接8位加法計數器、 1位D觸發器、1位T觸發器的復位端，1位T觸發器輸出信號ζ。8位加法計數器對計數時 鐘信號χ進行加法計數，8位比較器對其計數值進行判定，當數值等于N時輸出有效信號到 1位D觸發器，從而對計數時鐘χ實現N分頻的功能，1位T觸發器對輸入信號y進行2分頻，從而得到占空比50%的信號ζ。復位信號rst_n有效時，8位加法計數器、1位D觸發器 和1位T觸發器都將進行復位。配置數據鎖存部分主要包括一個8位鎖存器(Iatchl)和一個3位鎖存器 (latch2)，其內部連接關系為分頻系數輸入信號(n_in)輸入到8位鎖存器(Iatchl)的數 值輸入端，分頻模式輸入信號(mod_in)輸入到3位鎖存器(IatcM)的數值輸入端，8位鎖 存器(Iatchl)輸出信號n，3位鎖存器(IatcM)輸出信號mod，復位信號(rst_n)并聯接8 位鎖存器(Iatchl)和3位鎖存器(latch2)的使能端。當復位信號(rst_n)有效時，8位鎖 存器(Iatchl)鎖存輸入的分頻系數(n_in)，3位鎖存器(latch2)鎖存分頻模式信號(mod_ in)，當rst_n信號無效時保持分頻系數和分頻模式信號的值不變。模式選擇及輸出部分主要包括2選1數據選擇器MUX1、MUX2、3選1數據選擇器 MUX3、異或門、右移移位邏輯、自加1加法器，其內部連接關系為clk_in與ζ信號接異或門 的輸入端，異或門的輸出端、clk_in接2選1數據選擇器MUXl的數值輸入端，y、ζ接2選 1數據選擇器MUX2的數值輸入端，η信號接自加1加法器和右移移位邏輯的輸入端，n、nl、 η2接3選1數據選擇器MUX3的數值輸入端，mod信號并聯接到2選1數據選擇器MUXl、 MUX2、3選1數據選擇器MUX3的地址輸入端，2選1數據選擇器MUXl輸出χ信號，2選1數 據選擇器MUX2輸出clk_out信號，3選1數據選擇器MUX3輸出N信號。MUXl、MUX2、MUX3 根據mod信號的值選擇不同的信號到各自的輸出端。其中χ信號的選擇方法是當mod信 號的值為000、010、100時，χ的值為a，否則χ的值為clk_in ；其中a是clk_in與ζ相異或 所得信號。其中clk_out信號的選擇方法是當mod信號的值為000、010時，clk_out的值 為z，否則clk_out信號的值為y。其中N信號的選擇方法是當mod信號的值為000時，N 的值為nl，當mod信號的值為010時，N的值為n2，否則N的值為η，其中nl是由η信號經 過右移移位邏輯右移1位所得的信號，η2是由η信號經過右移移位邏輯和自加1加法器之 后所得的信號。本發明中所述復位信號(rst_n)、待分頻時鐘輸入信號(clk_in)、分頻輸出信號 (clk_out)、χ、y、ζ信號均為1位信號，分頻模式輸入信號(mod_in)、mod信號均為三位信 號；分頻系數輸入信號(n_in)、n、N的信號位數與配置數據鎖存部分中為8位信號。一種使用上述裝置進行可配置任意整數半整數分頻的方法，步驟如下1)開始；2)輸入分頻系數(n_in)及模式選擇信號(mod_in)，即根據分頻需求輸入分頻系 數，并根據分頻需求選擇模式選擇信號，分頻模式共有5種，當η為奇數且需要輸出等占空 比的分頻信號時，mod值應為000;當η為奇數且需要輸出不等占空比的分頻信號時，mod值 應為001 ；當η為偶數且需要輸出等占空比的分頻信號時，mod值應為010 ；當η為偶數且需 要輸出不等占空比的分頻信號時，mod值應為011 ；當需要輸出n-0. 5分頻信號，即半整數分 頻信號時，mod值應為100 ；3)施加有效復位信號(rst_n)，低電平有效，配置數據鎖存部分將鎖存步驟2中 輸入的分頻系數(n_in)和模式信號(mod_in)，根據模式選擇信號mod，模式選擇與輸出部 分中的數據選擇器MUX1、MUX2、MUX3將會選擇相應的信號作為分頻計數部分的輸入信號N、 X，從而產生相應的分頻時鐘χ、y反饋到模式選擇與輸出部分，并由模式選擇與輸出部分根 據mod信號輸出分頻時鐘clk_out，整個模式選擇與輸出部分為純組合邏輯；復位過后，復位信號(rst_n)變為無效狀態，還原為高電平；4)輸入待分頻時鐘信號(clk_in)，分頻器開始正常工作，根據步驟2)中輸入的 分頻系數(n_in)及模式選擇信號(mod_in)，模式選擇及輸出部分將輸出相應的信號N及χ 到分頻計數部分，同時輸出分頻輸出信號(clk_out)；5)判斷是否需要改變分頻系數或者分頻模式，若是則返回步驟2)重新輸入分頻 系數(n_in)及模式選擇信號(mod_in)，否則轉入步驟4)，分頻器根據前次設定繼續輸出分 頻輸出信號(clk_out)。本發明采用較簡易的電路實現了任意整數、半整數的等占空比非等占空比分頻功 能，并可以根據需求隨時調整分頻系數及占空比情況。本發明電路可以配置在FPGA/CPLD 芯片中實現分頻的作用，在絕大多數低廉的FPGA/CPLD上都可以實現，也可以作為一種IP 核廣泛應用于各種規模的集成電路設計之中。
圖1為本發明的可配置任意整數半整數分頻器裝置結構框圖；其中1、配置數據鎖存部分，2、分頻計數部分，3、模式選擇及輸出部分。圖2為本發明配置數據鎖存部分的結構示意圖；其中4、8位數據鎖存器(Iatchl)，5、3位數據鎖存器(latch2)。圖3為本發明分頻計數部分的結構示意圖；其中6、8位加法計數器，7、8位比較器，8、1位D觸發器，9、1位T觸發器。圖4為本發明模式選擇及輸出部分的結構示意圖；其中10、異或門，11、2選1數據選擇器(MUX1)，12、2選1數據選擇器(MUX2)，13、 右移移位邏輯，14、自加1加法器，15、右移移位邏輯，16、3選1數據選擇器(MUX3)。圖5為本發明方法的流程圖；其中1)-5)為其各個步驟。
具體實施例方式下面結合附圖和實施例對本發明做進一步說明，但不限于此。實施例1 本發明實施例1如圖1-4所示，包括模式選擇及輸出部分3、配置數據鎖存部分1 和分頻計數部分2，其特征在于模式選擇及輸出部分3分別與配置數據鎖存部分1和分頻計 數部分2相連接；其中外部復位信號(rst_n)輸入到配置數據鎖存部分1和分頻計數部分 2，分頻系數輸入信號(n_in)和分頻模式輸入信號(mod_in)輸入到配置數據鎖存部分1，待 分頻時鐘信號(clk_in)輸入到模式選擇及輸出部分3，模式選擇及輸出部分3輸出分頻輸 出信號(clk_out)；配置數據鎖存部分1通過信號η和mod連接到模式選擇及輸出部分，模 式選擇及輸出部分3通過信號N、χ、y、ζ連接到到分頻計數部分2 ；分頻計數部分2包括8位加法計數器6、8位比較器7、1位D觸發器8、1位T觸發 器9，其內部連接關系為信號χ接到8位加法計數器6和1位D觸發器8的時鐘輸入端，8 位加法計數器6的數值輸出端與信號N接8位比較器7，8位比較器7的輸出端接1位D觸 發器8的輸入端，1位D觸發器8的數值輸出端接1位T觸發器9的時鐘輸入端，復位信號 (rst_n)接8位加法計數器6、1位D觸發器8、1位T觸發器9的復位端，1位T觸發器9輸出信號ζ。8位加法計數器6對計數時鐘信號χ進行加法計數，8位比較器7對其計數值進 行判定，當數值等于N時輸出有效信號到1位D觸發器8，從而對計數時鐘χ實現N分頻的 功能，1位T觸發器9對輸入信號y進行2分頻，從而得到占空比50%的信號ζ。復位信號 rst_n有效時，8位加法計數器6、1位D觸發器8和1位T觸發器9都將進行復位。配置數據鎖存部分1主要包括一個8位鎖存器(latchl)4和一個3位鎖存器 (latch2)5，其內部連接關系為分頻系數輸入信號(n_in)輸入到8位鎖存器(latchl)4的 數值輸入端，分頻模式輸入信號(mod_in)輸入到3位鎖存器(IatcM) 5的數值輸入端，8位 鎖存器(Iatchl) 4輸出信號n，3位鎖存器(IatcM) 5輸出信號mod，復位信號(rst_n)并 聯接8位鎖存器(latchl)4和3位鎖存器(latch2) 5的使能端。當復位信號(rst_n)有效 時，8位鎖存器(Iatchl) 4鎖存輸入的分頻系數(n_in)，3位鎖存器(IatcM) 5鎖存分頻模 式信號(mod_in)，當rst_n信號無效時保持分頻系數和分頻模式信號的值不變。模式選擇及輸出部分3主要包括2選1數據選擇器(MUXl) 11、(MUX2) 12、3選1 數據選擇器(MUX； ) 16、異或門10、右移移位邏輯13、自加1加法器14，其內部連接關系為 clk_in與ζ信號接異或門10的輸入端，異或門10的輸出端、clk_in接2選1數據選擇器 11的數值輸入端，y、z接2選1數據選擇器12的數值輸入端，η信號接自加1加法器14和 右移移位邏輯13的輸入端，n、nl、n2接3選1數據選擇器16的數值輸入端，mod信號并聯 接到2選1數據選擇器11、2選1數據選擇器12、3選1數據選擇器16的地址輸入端，2選 1數據選擇器11輸出X信號，2選1數據選擇器12輸出clk_out信號，3選1數據選擇器 16輸出N信號。實施例2 一種使用上述裝置進行可配置任意整數半整數分頻的方法，如圖5所示，步驟如 下1)開始；2)輸入分頻系數(n_in)及模式選擇信號(mod_in)，即根據分頻需求輸入分頻系 數n，并根據分頻需求選擇模式選擇信號，分頻模式共有5種，當η為奇數且需要輸出等占 空比的分頻信號時，mod值應為000;當η為奇數且需要輸出不等占空比的分頻信號時，mod 值應為001 ；當η為偶數且需要輸出等占空比的分頻信號時，mod值應為010 ；當η為偶數且 需要輸出不等占空比的分頻信號時，mod值應為011 ；當需要輸出n-0. 5分頻信號，即半整數 分頻信號時，mod值應為100 ；3)施加有效復位信號(rst_n)，低電平有效，配置數據鎖存部分將鎖存步驟2中 輸入的分頻系數(n_in)和模式信號(mod_in)，根據模式選擇信號mod，模式選擇與輸出部 分中的數據選擇器MUX1、MUX2、MUX3將會選擇相應的信號作為分頻計數部分的輸入信號N、 X，從而產生相應的分頻時鐘χ、y反饋到模式選擇與輸出部分，并由模式選擇與輸出部分根 據mod信號輸出分頻時鐘clk_out，整個模式選擇與輸出部分為純組合邏輯；復位過后，復 位信號(rst_n)變為無效狀態，還原為高電平；4)輸入待分頻信號(clk_in)，分頻器開始正常工作，根據步驟2)中輸入的分頻 系數(n_in)及模式選擇信號(mod_in)，模式選擇及輸出部分將輸出相應的信號N及χ到分 頻計數部分，同時輸出分頻輸出信號(clk_out)；5)判斷是否需要改變分頻系數或者分頻模式，若是則返回步驟2)重新輸入分頻系數(n_in)及模式選擇信號(mod_in)，否則轉入步驟4)，分頻器根據前次設定繼續輸出分 頻輸出信號clk_out信號。
權利要求
1.一種可配置的任意整數半整數分頻器裝置，包括模式選擇及輸出部分、配置數據鎖 存部分和分頻計數部分，其特征在于模式選擇及輸出部分分別與配置數據鎖存部分和分頻 計數部分相連接；其中外部復位信號輸入到配置數據鎖存部分和分頻計數部分，分頻系數 輸入信號和分頻模式輸入信號輸入到配置數據鎖存部分，待分頻時鐘信號輸入到模式選擇 及輸出部分，模式選擇及輸出部分輸出分頻輸出信號；配置數據鎖存部分通過信號η和mod 連接到模式選擇及輸出部分，模式選擇及輸出部分通過信號N、x、y、ζ連接到到分頻計數部 分；分頻計數部分包括8位加法計數器、8位比較器、1位D觸發器、1位T觸發器，其內部連 接關系為信號χ接到8位加法計數器和1位D觸發器的時鐘輸入端，8位加法計數器的數 值輸出端與信號N接8位比較器，8位比較器的輸出端接1位D觸發器的輸入端，1位D觸 發器的輸出端接1位T觸發器的時鐘輸入端，復位信號接8位加法計數器、1位D觸發器、1 位T觸發器的復位端，1位T觸發器輸出信號ζ ；配置數據鎖存部分主要包括一個8位鎖存器和一個3位鎖存器，其內部連接關系為分 頻系數輸入信號輸入到8位鎖存器的數值輸入端，分頻模式輸入信號輸入到3位鎖存器的 數值輸入端，8位鎖存器輸出信號n，3位鎖存器輸出信號mod，復位信號并聯接8位鎖存器 和3位鎖存器的使能端；模式選擇及輸出部分主要包括2選1數據選擇器MUX1、2選1數據選擇器MUX2、3選1 數據選擇器MUX3、異或門、右移移位邏輯、自加1加法器，其內部連接關系為clk_in與ζ信 號接異或門的輸入端，異或門的輸出端、clk_in接2選1數據選擇器MUXl的數值輸入端， y、ζ接2選1數據選擇器MUX2的數值輸入端，η信號接自加1加法器和右移移位邏輯的輸 入端，n、nl、η2接3選1數據選擇器MUX3的數值輸入端，mod信號并聯接到2選1數據選 擇器MUX1、2選1數據選擇器MUX2、3選1數據選擇器MUX3的地址輸入端，2選1數據選擇 器MUXl輸出χ信號，2選1數據選擇器MUX2輸出clk_out信號，3選1數據選擇器MUX3輸 出N信號。
2.一種使用權利要求1所述裝置進行可配置任意整數半整數分頻的方法，步驟如下1)開始；2):輸入分頻系數(n_in)及模式選擇信號(mod_in)，即根據分頻需求輸入分頻系數， 并根據分頻需求選擇模式選擇信號，分頻模式共有5種，當η為奇數且需要輸出等占空比的 分頻信號時，mod值應為000 ；當η為奇數且需要輸出不等占空比的分頻信號時，mod值應為 001 ；當η為偶數且需要輸出等占空比的分頻信號時，mod值應為010 ；當η為偶數且需要輸 出不等占空比的分頻信號時，mod值應為011 ；當需要輸出n-0. 5分頻信號，即半整數分頻信 號時，mod值應為100 ；3)施加有效復位信號(rst_n)，低電平有效，配置數據鎖存部分將鎖存步驟2中輸入 的分頻系數(n_in)和模式信號(mod_in)，根據模式選擇信號mod，模式選擇與輸出部分中 的數據選擇器MUXl、MUX2、MUX3將會選擇相應的信號作為分頻計數部分的輸入信號N、χ, 從而產生相應的分頻時鐘χ、y反饋到模式選擇與輸出部分，并由模式選擇與輸出部分根據 mod信號輸出分頻時鐘clk_out，整個模式選擇與輸出部分為純組合邏輯；復位過后，復位 信號(rst_n)變為無效狀態，還原為高電平；4):輸入待分頻時鐘信號(clk_in)，分頻器開始正常工作，根據步驟2)中輸入的分頻系數(n_in)及模式選擇信號(mod_in)，模式選擇及輸出部分將輸出相應的信號N及χ到分 頻計數部分，同時輸出分頻輸出信號(clk_out)； 5)判斷是否需要改變分頻系數或者分頻模式，若是則返回步驟2)重新輸入分頻系數 (n_in)及模式選擇信號(mod_in)，否則轉入步驟4)，分頻器根據前次設定繼續輸出分頻輸 出信號clk_out信號。
全文摘要
一種可配置任意整數半整數分頻器裝置及方法，屬數字分頻技術領域，裝置包括模式選擇及輸出部分、配置數據鎖存部分和分頻計數部分，其特征在于模式選擇及輸出部分分別與配置數據鎖存部分和分頻計數部分相連接；其方法步驟為1、開始；2、輸入分頻系數及模式選擇信號；3、施加有效復位信號，鎖存分頻系數及模式選擇信號；4、輸入待分頻信號，分頻器工作，輸出分頻信號；5、判斷是否要改變分頻系數或者分頻模式。本發明可實現任意整數或半整數的分頻功能，在整數分頻時可根據需求輸出等占空比和不等占空比兩種分頻信號，分頻器的分頻系數和輸出信號的占空比可以根據情況進行調節，從而提高分頻器的靈活性，擴大其使用范圍。
文檔編號H03K21/10GK102055465SQ201010581198
公開日2011年5月11日 申請日期2010年12月9日 優先權日2010年12月9日
發明者徐輝, 王照君, 王祖強, 董紅蕾, 邱曉光 申請人:山東大學