專利名稱：自適應輸入的遲滯比較器的制作方法
技術領域：
本發明涉及一種模擬集成電路中的遲滯比較器。
背景技術：
請參見圖1，這是一種現有的遲滯比較器的具體實現電路，包括第一級放大模塊、 正反饋模塊、雙端輸入轉單端輸出模塊、輸出驅動模塊。其具體電路結構如下晶體管一 m的柵極接偏置電壓一 VB1，源極接地；晶體管二 N2的柵極接正輸入端IN+，源極接晶體管一 m的漏極；晶體管三N3的柵極接負輸入端IN-，源極接晶體管一 m的漏極；晶體管四N4的柵極和漏極相連并和晶體管二 N2的漏極相連，晶體管四N4的源極接工作電壓VDD ；晶體管五N5的柵極和漏極相連并和晶體管三N3的漏極相連，晶體管五N5的源極接工作電壓VDD ；晶體管六N6的柵極和漏極相連，源極接地；晶體管七N7的漏極和晶體管六N6的柵極相連，晶體管七N7的源極接地；晶體管八N8的柵極和晶體管六N6的柵極相連，晶體管八N8的漏極和晶體管七N7 的柵極相連，晶體管八N8的源極接地；晶體管九N9的柵極和漏極相連并和晶體管七N7的柵極相連，晶體管九N9的源極接地；晶體管十mo的柵極和晶體管二N2的漏極相連，晶體管十mo的漏極和晶體管六 N6的柵極相連，晶體管十WO的源極接工作電壓VDD ；晶體管十一mi的柵極和晶體管三N3的漏極相連，晶體管十一mi的漏極和晶體管七N7的柵極相連，晶體管十一 mi的源極接工作電壓VDD ；晶體管十二附2的柵極接接偏置電壓二 VB2，源極接地；晶體管十三W3的柵極和晶體管六N6的柵極相連，晶體管十三W3的源極和晶體管十二附2的漏極相連；晶體管十四N14的柵極和晶體管七N7的柵極相連，晶體管十四N14的源極和晶體管十二附2的漏極相連；晶體管十五附5的柵極和漏極相連并和晶體管十三附3的漏極相連，晶體管十五 N15的源極接工作電壓VDD ；晶體管十六me的柵極和晶體管十三m3的漏極相連，晶體管十六me的漏極和晶體管十四N14的漏極相連，晶體管十六m6的源極接工作電壓VDD ；晶體管十七m7的柵極和晶體管十四N14的漏極相連，晶體管十七m7的源極接地；晶體管十八ms的柵極和晶體管十四N14的漏極相連，晶體管十八ms的漏極和晶體管十七W7的漏極相連，晶體管十八ms的源極接工作電壓VDD ；
晶體管十九m9的柵極和晶體管十七m7的漏極相連，晶體管十九m9的源極接地；晶體管二十N20的柵極和晶體管十七附7的漏極相連，晶體管二十N20的漏極和晶體管十九m9的漏極相連并作為信號輸出端OUT，晶體管二十N20的源極接工作電壓 VDD。其中，第一級放大模塊包括晶體管一 m至晶體管五N5，正反饋模塊包括晶體管六 N6至晶體管十一附1，雙端輸入轉單端輸出模塊包括晶體管十二 N12至晶體管十六附6，輸出驅動模塊包括晶體管十七附7至晶體管二十N20。其中，晶體管一 Nl、晶體管二 N2、晶體管三N3、晶體管六N6、晶體管七N7、晶體管八N8、晶體管九N9、晶體管十二附2、晶體管十三附3、晶體管十四附4、晶體管十七附7、晶體管十九N19均為NNOS晶體管。其中，晶體管四N4、晶體管五N5、晶體管十附0、晶體管十一附1、晶體管十五附5、 晶體管十六me、晶體管十八ms、晶體管二十N20均為pnos晶體管。圖1所示的遲滯比較器是在放大回路中加上正反饋，使得輸入電壓的閾值會根據輸入信號而變化，從而具有濾除噪聲的功能，即遲滯功能。然而這種遲滯比較器對于差分輸入端IN+、IN-的輸入信號的幅度有一定的要求，而對于不滿足要求的輸入信號首先需要進行降幅處理，這就會一定程度上影響輸入信號的完整性。
發明內容
本發明所要解決的技術問題是提供一種自適應輸入的遲滯比較器，提高了輸入信號的適用范圍，不需要過度限制輸入信號從而保證了輸入信號的完整性。為解決上述技術問題，本發明自適應輸入的遲滯比較器包括第一級放大模塊、正反饋模塊、雙端輸入轉單端輸出模塊、輸出驅動模塊，其具體電路結構為晶體管一的柵極接偏置電壓一，源極接地；晶體管二的柵極接偏置電壓二，源極接工作電壓；晶體管三的柵極接正輸入端，源極接晶體管一的漏極；晶體管四的柵極接正輸入端，源極接晶體管二的漏極；晶體管五的柵極接負輸入端，源極接晶體管二的漏極；晶體管六的柵極接負輸入端，源極接晶體管一的漏極；晶體管七的柵極接晶體管四M4的漏極，晶體管七的源極接地；晶體管八的柵極和漏極相連并接晶體管四M4的漏極，晶體管八的源極接地；晶體管九的柵極和漏極相連并接晶體管五M5的漏極，晶體管九的源極接地；晶體管十的柵極接晶體管五M5的漏極，晶體管十的源極接地；晶體管十一的柵極和漏極相連并接晶體管三的漏極和晶體管十的漏極，晶體管十一的源極接工作電壓；晶體管十二的柵極和漏極相連并接晶體管六的漏極和晶體管七的漏極，晶體管十二的源極接工作電壓；晶體管十三的柵極和漏極相連，源極接地；晶體管十四的漏極和晶體管十三的柵極相連，晶體管十四的源極接地；
晶體管十五的柵極和晶體管十三的柵極相連，晶體管十五的漏極和晶體管十四的柵極相連，晶體管十五的源極接地；晶體管十六的柵極和漏極相連并和晶體管十四的柵極相連，晶體管十六的源極接地；晶體管十七的柵極和晶體管三的漏極相連，晶體管十七的漏極和晶體管十三的柵極相連，晶體管十七的源極接工作電壓；晶體管十八的柵極和晶體管六的漏極相連，晶體管十八的漏極和晶體管十四的柵極相連，晶體管十八的源極接工作電壓；晶體管十九的柵極接接偏置電壓三，源極接地；晶體管二十的柵極和晶體管十三的柵極相連，晶體管二十的源極和晶體管十九的漏極相連；晶體管二十一的柵極和晶體管十四的柵極相連，晶體管二十一的源極和晶體管十九的漏極相連；晶體管二十二的柵極和漏極相連并和晶體管二十的漏極相連，晶體管二十二的源極接工作電壓；晶體管二十三的柵極和晶體管二十的漏極相連，晶體管二十三的漏極和晶體管二十一的漏極相連，晶體管二十三的源極接工作電壓；晶體管二十四的柵極和晶體管二十一的漏極相連，晶體管二十四的源極接地；晶體管二十五的柵極和晶體管二十一的漏極相連，晶體管二十五的漏極和晶體管二十四的漏極相連，晶體管二十五的源極接工作電壓；晶體管二十六的柵極和晶體管二十四的漏極相連，晶體管二十六的源極接地；晶體管二十七的柵極和晶體管二十四的漏極相連，晶體管二十七的漏極和晶體管二十六的漏極相連并作為信號輸出端，晶體管二十七的源極接工作電壓；所述第一級放大模塊包括晶體管一至晶體管十二，正反饋模塊包括晶體管十三至晶體管十八，雙端輸入轉單端輸出模塊包括晶體管十九至晶體管二十三，輸出驅動模塊包括晶體管二十四至晶體管二十七。本發明遲滯比較器和傳統的遲滯比較器相比，在第一級放大模塊中設置了 NMOS 輸入對(由兩個NMOS構成)和PMOS輸入對(由兩個PMOS構成)，因而具有更大的輸入范圍，不需要過度限制前級的信號幅度，從而保證了前級信號的完整性，有利于解調也有利于系統的穩定工作。
圖1是現有的遲滯比較器的具體實現電路；圖2是本發明遲滯比較器的具體實現電路。圖中附圖標記說明附 N20分別是晶體管一至晶體管二十；Ml M27分別為晶體管一至晶體管二十七；IN+、IN-為一對差分信號的輸入端；OUT為信號輸出端；VBl VB3分別為偏置電壓
一至偏置電壓三。
具體實施例方式請參閱圖2，本發明自適應輸入的遲滯比較器包括第一級放大模塊、正反饋模塊、 雙端輸入轉單端輸出模塊、輸出驅動模塊，其具體電路結構為晶體管一 Ml的柵極接偏置電壓一 VB1，源極接地；晶體管二 M2的柵極接偏置電壓二 VB2，源極接工作電壓VDD ；晶體管三M3的柵極接正輸入端IN+，源極接晶體管一 Ml的漏極；晶體管四M4的柵極接正輸入端IN+，源極接晶體管二 M2的漏極；晶體管五M5的柵極接負輸入端IN-，源極接晶體管二 M2的漏極；晶體管六M6的柵極接負輸入端IN-，源極接晶體管一 Ml的漏極；晶體管七M7的柵極接晶體管四M4的漏極，晶體管七M7的源極接地；晶體管八M8的柵極和漏極相連并接晶體管四M4的漏極，晶體管八M8的源極接地；晶體管九M9的柵極和漏極相連并接晶體管五M5的漏極，晶體管九M9的源極接地；晶體管十MlO的柵極接晶體管五M5的漏極，晶體管十MlO的源極接地；晶體管i^一 Mll的柵極和漏極相連并接晶體管三M3的漏極和晶體管十MlO的漏極，晶體管十一 Mll的源極接工作電壓VDD ；晶體管十二 M12的柵極和漏極相連并接晶體管六M6的漏極和晶體管七M7的漏極，晶體管十二 M12的源極接工作電壓VDD ；晶體管十三M13的柵極和漏極相連，源極接地；晶體管十四M14的漏極和晶體管十三M13的柵極相連，晶體管十四M14的源極接地；晶體管十五M15的柵極和晶體管十三M13的柵極相連，晶體管十五M15的漏極和晶體管十四M14的柵極相連，晶體管十五M15的源極接地；晶體管十六M16的柵極和漏極相連并和晶體管十四M14的柵極相連，晶體管十六 M16的源極接地；晶體管十七M17的柵極和晶體管三M3的漏極相連，晶體管十七M17的漏極和晶體管十三M13的柵極相連，晶體管十七M17的源極接工作電壓VDD ；晶體管十八M18的柵極和晶體管六M6的漏極相連，晶體管十八M18的漏極和晶體管十四M14的柵極相連，晶體管十八M18的源極接工作電壓VDD ；晶體管十九M19的柵極接接偏置電壓三VB3，源極接地；晶體管二十M20的柵極和晶體管十三M13的柵極相連，晶體管二十M20的源極和晶體管十九M19的漏極相連；晶體管二十一 M21的柵極和晶體管十四M14的柵極相連，晶體管二i^一 M21的源極和晶體管十九M19的漏極相連；晶體管二十二 M22的柵極和漏極相連并和晶體管二十M20的漏極相連，晶體管二十二 M22的源極接工作電壓VDD ；晶體管二十三M23的柵極和晶體管二十M20的漏極相連，晶體管二十三M23的漏極和晶體管二十一 M21的漏極相連，晶體管二十三M23的源極接工作電壓VDD ；
晶體管二十四M24的柵極和晶體管二i^一 M21的漏極相連，晶體管二十四M24的源極接地；晶體管二十五M25的柵極和晶體管二i^一 M21的漏極相連，晶體管二十五M25的漏極和晶體管二十四MM的漏極相連，晶體管二十五M25的源極接工作電壓VDD ；晶體管二十六M26的柵極和晶體管二十四MM的漏極相連，晶體管二十六M26的源極接地；晶體管二十七M27的柵極和晶體管二十四MM的漏極相連，晶體管二十七M27的漏極和晶體管二十六似6的漏極相連并作為信號輸出端OUT，晶體管二十七M27的源極接工作電壓VDD。其中，第一級放大模塊包括晶體管一 Ml至晶體管十二 M12，正反饋模塊包括晶體管十三M13至晶體管十八M18，雙端輸入轉單端輸出模塊包括晶體管十九M19至晶體管二十三M23，輸出驅動模塊包括晶體管二十四MM至晶體管二十七M27。其中，晶體管一 Ml、晶體管三M3、晶體管六M6、晶體管七M7、晶體管八M8、晶體管九 M9、晶體管十M10、晶體管十三M13、晶體管十四M14、晶體管十五M15、晶體管十六M16、晶體管十九M19、晶體管二十M20、晶體管二十一 M21、晶體管二十四M24、晶體管二十六IC6均為 NMOS晶體管。其中，晶體管二M2、晶體管四M4、晶體管五M5、晶體管十一Mil、晶體管十二M12、晶體管十七M17、晶體管十八M18、晶體管二十二 M22、晶體管二十三M23、晶體管二十五M25、晶體管二十七M27均為PMOS晶體管。本發明所述遲滯比較器的工作原理如下第一級放大模塊將一對差分輸入信號進行放大，其輸出電壓輸入到正反饋模塊中。正反饋模塊對信號進行處理，產生遲滯效果，其輸出端輸入到雙端輸入轉單端輸出模塊中。雙端輸入轉單端輸出模塊將輸入的兩個信號轉換成單端的輸出信號，最后送到輸出驅動模塊中。最后的比較信號由輸出驅動模塊輸出。具體而言，第一級放大模塊中，偏置電壓一 VB1、偏置電壓二 VB2分別從晶體管一 Ml (NMOS)、晶體管二 M2 (PMOS)輸入，從而為該模塊提供穩定的工作電流。輸入端采用NMOS 輸入對和PMOS輸入對共同輸入，所述NMOS輸入對由晶體管三M3和晶體管六M6構成，所述 PMOS輸入對由晶體管四M4和晶體管五M5構成。當輸入信號較大時主要由NMOS輸入對處理，當遇到較小的信號時主要由PMOS輸入對處理，當信號幅度適中時由NMOS輸入對和PMOS 輸入對共同處理。NMOS輸入對為處理的信號提供給二極管連接的負載(晶體管十一 Mll和晶體管十三M13，所述二極管連接指晶體管的柵極和漏極相連)，而PMOS輸入對為處理的信號經過電流鏡(晶體管七M7和晶體管十M10)后同樣提供給二極管連接的負載晶體管八M8 和晶體管九M9，這樣就整合了兩個輸入處理后信號。作為負載的晶體管十一 Mll和晶體管十三M13的漏端作為輸出端。正反饋模塊中以晶體管十七M17、晶體管十八M18 (均為PM0S)作為輸入端，采用二極管連接方式的晶體管十三M13和晶體管十六M16作為負載，晶體管十四M14和晶體管十五M15的柵極交叉連接作為正反饋。具體設計過程中晶體管十四M14和晶體管十五M15 的寬長比要大于晶體管十三M13和晶體管十六M16的寬長比，這樣能較好的產生遲滯效果。 晶體管十三M13和晶體管十六M16的漏極作為雙端輸入單端輸出模塊的輸入信號。雙端輸入轉單端輸出模塊將兩個輸入信號轉換成單端輸出信號并且輸入到輸出驅動模塊中，通過輸出驅動模塊后就是整個遲滯比較器的輸出端了。在遲滯比較器電路中，我們假設工作電壓VDD為2V，閾值電壓Vth為0. 5V，過驅動電壓V。d為0. 2V，那么傳統的遲滯比較器電路中，輸入信號的范圍就是0. 9-1. 8V,過于過小的信號，NMOS輸入對很難處理。而在本發明的遲滯比較器的電路中，NMOS輸入對的輸入信號范圍仍然是0. 9-1. 8V，而PMOS輸入對的輸入信號范圍是0. 2-1. IV，所以整個遲滯比較器的輸入信號的范圍是0. 2-1. 8V，有效的增加了輸入信號的范圍，一定程度上解決了前級信號偏大的問題。下面分析正反饋模塊的遲滯效應，假設流過晶體管十七M17的電流為117，晶體管十七M17的漏端電壓為V+，流過晶體管十八M18的電流為I18，晶體管十八M18的漏端電壓為V-。如果I17遠大于118，晶體管十三M13和晶體管十五M15導通，晶體管十四M14和晶體
管十六M16截止，則I17 = 113+115，Iw = 114+116，此時V-近似為0，V+的電壓由晶體管十三
1νq
Μ13 的柵壓 Vgsl3 決定I
權利要求
1. 一種自適應輸入的遲滯比較器，其特征是，包括第一級放大模塊、正反饋模塊、雙端輸入轉單端輸出模塊、輸出驅動模塊，其具體電路結構為 晶體管一的柵極接偏置電壓一，源極接地； 晶體管二的柵極接偏置電壓二，源極接工作電壓； 晶體管三的柵極接正輸入端，源極接晶體管一的漏極； 晶體管四的柵極接正輸入端，源極接晶體管二的漏極； 晶體管五的柵極接負輸入端，源極接晶體管二的漏極； 晶體管六的柵極接負輸入端，源極接晶體管一的漏極； 晶體管七的柵極接晶體管四M4的漏極，晶體管七的源極接地； 晶體管八的柵極和漏極相連并接晶體管四M4的漏極，晶體管八的源極接地； 晶體管九的柵極和漏極相連并接晶體管五M5的漏極，晶體管九的源極接地； 晶體管十的柵極接晶體管五M5的漏極，晶體管十的源極接地； 晶體管十一的柵極和漏極相連并接晶體管三的漏極和晶體管十的漏極，晶體管十一的源極接工作電壓；晶體管十二的柵極和漏極相連并接晶體管六的漏極和晶體管七的漏極，晶體管十二的源極接工作電壓；晶體管十三的柵極和漏極相連，源極接地；晶體管十四的漏極和晶體管十三的柵極相連，晶體管十四的源極接地； 晶體管十五的柵極和晶體管十三的柵極相連，晶體管十五的漏極和晶體管十四的柵極相連，晶體管十五的源極接地；晶體管十六的柵極和漏極相連并和晶體管十四的柵極相連，晶體管十六的源極接地； 晶體管十七的柵極和晶體管三的漏極相連，晶體管十七的漏極和晶體管十三的柵極相連，晶體管十七的源極接工作電壓；晶體管十八的柵極和晶體管六的漏極相連，晶體管十八的漏極和晶體管十四的柵極相連，晶體管十八的源極接工作電壓；晶體管十九的柵極接接偏置電壓三，源極接地；晶體管二十的柵極和晶體管十三的柵極相連，晶體管二十的源極和晶體管十九的漏極相連；晶體管二十一的柵極和晶體管十四的柵極相連，晶體管二十一的源極和晶體管十九的漏極相連；晶體管二十二的柵極和漏極相連并和晶體管二十的漏極相連，晶體管二十二的源極接工作電壓；晶體管二十三的柵極和晶體管二十的漏極相連，晶體管二十三的漏極和晶體管二十一的漏極相連，晶體管二十三的源極接工作電壓；晶體管二十四的柵極和晶體管二十一的漏極相連，晶體管二十四的源極接地； 晶體管二十五的柵極和晶體管二十一的漏極相連，晶體管二十五的漏極和晶體管二十四的漏極相連，晶體管二十五的源極接工作電壓；晶體管二十六的柵極和晶體管二十四的漏極相連，晶體管二十六的源極接地； 晶體管二十七的柵極和晶體管二十四的漏極相連，晶體管二十七的漏極和晶體管二十六的漏極相連并作為信號輸出端，晶體管二十七的源極接工作電壓；所述第一級放大模塊包括晶體管一至晶體管十二，正反饋模塊包括晶體管十三至晶體管十八，雙端輸入轉單端輸出模塊包括晶體管十九至晶體管二十三，輸出驅動模塊包括晶體管二十四至晶體管二十七。
2.根據權利要求1所述的自適應輸入的遲滯比較器，其特征是，所述晶體管一、晶體管三、晶體管六、晶體管七、晶體管八、晶體管九、晶體管十、晶體管十三、晶體管十四、晶體管十五、晶體管十六、晶體管十九、晶體管二十、晶體管二十一、晶體管二十四、晶體管二十六均為NMOS晶體管；所述晶體管二、晶體管四、晶體管五、晶體管十一、晶體管十二、晶體管十七、晶體管十八、晶體管二十二、晶體管二十三、晶體管二十五、晶體管二十七均為PMOS晶體管。
3.根據權利要求2所述的自適應輸入的遲滯比較器，其特征是，所述第一級放大模塊中包括NMOS輸入對和PMOS輸入對，所述NMOS輸入對由晶體管三和晶體管六構成，所述 PMOS輸入對由晶體管四和晶體管五構成。
全文摘要
本發明公開了一種自適應輸入的遲滯比較器，包括第一級放大模塊、正反饋模塊、雙端輸入轉單端輸出模塊、輸出驅動模塊。本發明遲滯比較器和傳統的遲滯比較器相比，在第一級放大模塊中設置了NMOS輸入對和PMOS輸入對，因而具有更大的輸入范圍，不需要過度限制前級的信號幅度，從而保證了前級信號的完整性，有利于解調也有利于系統的穩定工作。
文檔編號H03K5/22GK102545849SQ20101058074
公開日2012年7月4日 申請日期2010年12月9日 優先權日2010年12月9日
發明者倪昊, 景一歐, 馬和良 申請人:上海華虹集成電路有限責任公司