專利名稱：運算放大器與應用其的顯示驅動電路的制作方法
技術領域：
本發明涉及一種運算放大器與應用其的顯示驅動電路。
背景技術：
請參照圖1，其顯示現有的顯示驅動電路的模擬輸出電路的電路圖。此模擬輸出電路100包括珈瑪電阻分壓器(gamma resistor voltage divider) 110、數字模擬轉換器 (DAC) 120A 120B、運算放大器130A 130B、輸出開關SWl SW4和電荷分享開關SW_CH。 電阻R和電容C代表液晶面板的等效模型。數字模擬轉換器120A輸出正極性電壓，而數字模擬轉換器120B輸出負極性電壓。運算放大器130A 130B分別驅動正極性電壓與負極性電壓。正極性電壓的電壓值大于源極驅動器的輸出電壓范圍的中間值，負極性電壓的電壓值小于源極驅動器的輸出電壓范圍的中間值。VGl VGN代表參考電壓。AVOl與AV02 為外部輸出節點。當進入數據載入時相，輸入數據DAC_0DD與DAC_EVEN分別送至數字模擬轉換器 120A與數字模擬轉換器120B，由數字模擬轉換器120A與數字模擬轉換器120B進行轉換。 于控制訊號POPC 1、P0PC2、NOPCl與N0PC2的控制下，輸出開關SWl SW4呈現斷路狀態，所以從負載所看到的源極驅動器呈現高阻抗狀態。在進入電荷分享時相后，控制訊號EQC轉態到第二電平(如以高電位VDD為例)，使電荷分享開關SW_CH呈現短路狀態，所以相鄰通道負載上的電荷會重新分布，使負載上的電位CH_0DD與CH_EVEN到達中間值。當電荷分享時相結束后，控制訊號EQC會再轉態，使電荷分享開關SW_CH呈現斷路狀態，停止電荷分享。 然后進入運算放大器輸出時相。若輸出節點CH_0DD欲輸出正極性電位，而輸出節點CH_EVEN欲輸出負極性電位， 于控制訊號P0PC1、P0PC2、NOPCl與N0PC2的控制下，輸出開關SWl與SW2呈現導通狀態而輸出開關SW3與SW4呈現斷路狀態，將數字模擬轉換器120A和數字模擬轉換器120B所輸出的電位，藉由單位增益運算放大器130A與單位增益運算放大器130B分別輸出至CH_0DD 禾口 CH_EVEN。相似地，若輸出節點CH_0DD欲輸出負極性電位，而輸出節點CH_EVEN欲輸出正極性電位，于控制訊號POPC 1、P0PC2、NOPCl與N0PC2的控制下，輸出開關SWl與SW2呈現斷路狀態而輸出開關SW3與SW4呈現導通狀態，將數字模擬轉換器120A和數字模擬轉換器120B 所輸出的電位，藉由單位增益運算放大器130A與單位增益運算放大器130B分別輸出至CH_ EVEN 禾口 CH_0DD。以充電為例，于數據載入時相中，運算放大器接收到數據后開始充電。當進入至運算放大器輸出時相時，輸出開關瞬間呈現短路狀態，會干擾到運算放大器內部的動作，此干擾對運算放大器內部動作造成影響，導致運算放大器電路產生非預期的現象。
發明內容
本發明是有關于一種運算放大器與應用其的顯示驅動電路，其利用箝制電路來降低由輸出開關瞬間呈現短路狀態對運算放大器內部動作所造成的干擾，以減少運算放大器電路的漏電流等非預期現象。本發明的一示范性實施例提出一種運算放大器，耦接至一控制單元，該運算放大器包括一差動輸入對，耦接至一輸入信號與一輸出信號；一偏壓電流源，耦接至該差動輸入對；一輸出級，耦接至該偏壓電流源；以及一箝制電路，耦接至該輸出級。于放電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第一節點電壓暫時被拉低，該箝制電路將該輸出級的該第一節點電壓拉高。于充電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第二節點電壓暫時被拉高，該箝制電路將該輸出級的該第二節點電壓下拉。本發明的另一示范性實施例提出一種顯示驅動電路，包括一控制單元；以及一運算放大器，耦接至該控制單元。該運算放大器包括一差動輸入對，耦接至一輸入信號與一輸出信號；一偏壓電流源，耦接至該差動輸入對；一輸出級，耦接至該偏壓電流源；以及一箝制電路，耦接至該輸出級。于放電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第一節點電壓暫時被拉低，該箝制電路將該輸出級的該第一節點電壓拉高。于充電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第二節點電壓暫時被拉高，該箝制電路將該輸出級的該第二節點電壓下拉。為了對本發明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合附圖作詳細說明如下。
圖1顯示現有的顯示驅動器的模擬輸出電路的電路圖。圖2與圖3分別顯示根據本發明第一實施例的運算放大器的電路圖與其時序圖。圖4與圖5分別顯示根據本發明第二實施例的運算放大器的電路圖與其時序圖。圖6與圖7分別顯示根據本發明第三實施例的運算放大器的電路圖與其時序圖。附圖符號說明100:模擬輸出電路110:珈瑪電阻分壓器120A 120B 數字模擬轉換器(DAC)130A 130B 運算放大器SWl SW4:輸出開關
Sff_CH 電荷分享開關R:電阻C 電容200、400、600 運算放大器210,410,610 差動輸入對220、420、620 偏壓電流源230A 230B、430A 430B、630A 630B 箝制電路240、440、MO 輸出級
Cl C2:補償電容10 控制單元Ml M16:晶體管210A、410A、610A 匪OS 差動輸入對210B、410B、610B =PMOS 差動輸入對Il 16:電流源
具體實施例方式本發明數個實施例通過模擬控制方式、數字控制方式或結合模擬與數字控制方式，適時適當地控制運算放大器電路的運作。如此一來，即便由數據載入時相進入到運算放大器輸出時相，輸出開關的瞬間導通仍不會干擾至運算放大器電路的動作，避免運算放大器電路產生非預期現象(如漏電流)。第一實施例現請參考圖2與圖3，其分別顯示根據本發明第一實施例的運算放大器的電路圖與其時序圖。如圖2所示，根據本發明第一實施例的運算放大器200包括差動輸入對210、 偏壓電流源220、箝制電路230A 230B、輸出級240與補償電容Cl C2。運算放大器200 可應用于比如但不受限于源極驅動電路中的模擬輸出電路。控制單元10比如為但不受限于圖1中的輸出開關SWl SW4的任一個。差動輸入對210包括NM0S差動輸入對2IOA與PMOS差動輸入對210B。NMOS差動輸入對210A包括匪OS晶體管Ml M3。PMOS差動輸入對210B包括PM0S晶體管M4 M6。晶體管Ml的柵極接收輸入信號VIN(其比如為但不受限于圖1的數字模擬轉換器的輸出信號)，其源極耦接至晶體管M2的源極與晶體管M3的漏極；其漏極耦接至偏壓電流源 220。晶體管M2的柵極耦接至輸出信號AVF(其比如為但不受限于圖1的運算放大器130A 的輸出信號AVFl)，其源極耦接至晶體管Ml的源極與晶體管M3的漏極；其漏極耦接至偏壓電流源220。晶體管M3的柵極接收偏壓電壓VBm，其源極耦接至接地端；其漏極耦接至晶體管Ml的源極與晶體管M2的源極。晶體管M4的柵極接收輸入信號VIN，其源極耦接至晶體管M5的源極與晶體管M6的漏極；其漏極耦接至偏壓電流源220。晶體管M5的柵極耦接至輸出信號AVF，其源極耦接至晶體管M4的源極與晶體管M6的漏極；其漏極耦接至偏壓電流源220。晶體管M6的柵極接收偏壓電壓VBPl，其源極耦接至操作電壓；其漏極耦接至晶體管M4的源極與晶體管M5的源極。偏壓電流源220包括電流源Il 16。電流源Il耦接于操作電壓與晶體管M2的漏極之間。電流源12耦接于晶體管M2的漏極與晶體管M5的漏極之間。電流源13耦接于晶體管M5的漏極與接地端之間。電流源14耦接于操作電壓與晶體管Ml的漏極之間。電流源15耦接于晶體管Ml的漏極與晶體管M4的漏極之間。電流源16耦接于晶體管M4的漏極與接地端之間。箝制電路230A包括晶體管M7與M8。箝制電路230B包括晶體管M9與M10。晶體管M7的柵極接收控制信號Clkl，其源極耦接至晶體管M8的漏極與柵極；其漏極耦接至輸出級240的晶體管Mll的柵極。晶體管M8是二極管連接(diode-cormected)晶體管，其柵極與漏極都連至晶體管M7的源極，其源極耦接至操作電壓。晶體管M9的柵極接收控制信號Clk2，其源極耦接至晶體管MlO的漏極與柵極；其漏極耦接至輸出級240的晶體管M12的柵極。晶體管MlO是二極管連接晶體管，其柵極與漏極都連接至晶體管M9的源極，其源極耦接至接地端。輸出級240包括晶體管Mll與M12。晶體管Mll的柵極耦接至箝制電路230A的晶體管M7的漏極；其源極耦接至操作電壓；其漏極耦接至輸出信號AW0晶體管M12的柵極耦接至箝制電路230B的晶體管M9的漏極；其源極耦接至接地端；其漏極耦接至輸出信號 AVF。補償電容Cl耦接于晶體管Mll的柵極與輸出信號AVF之間；以及補償電容C2耦接于晶體管M12的柵極與輸出信號AVF之間。在此，比如，當控制信號CTL為低電位時，控制單元10呈斷路狀態；相反地，當控制信號CTL為高電位時，控制單元10呈短路(導通)狀態。現請同時參考圖2與圖3來說明本發明第一實施例的運算放大器的操作。以充電為例，運算放大器200接收到輸入信號VIN后開始充電，使輸出信號AVF的電位能相同于輸入信號VIN的電位。當進入至運算放大器輸出時相時，于控制信號CTL的控制下，控制單元 10瞬間呈現短路狀態，輸出信號AVF與維持前一狀態的運算放大器的輸出信號AVO做電荷分享，將使得晶體管M12的柵極電壓暫時被拉高，這將會干擾到運算放大器內部的動作。比如，如圖3所示，于時序T31，控制單元10瞬間呈現短路狀態，輸出信號AVF與維持于低電位的輸出信號AVO做電荷分享。于時序T31時，控制信號Clk2為高電位，晶體管M9 (其當作開關使用)導通，而二極管連接晶體管MlO在適時狀態下會導通，將晶體管M12的柵極電壓下拉，直到晶體管M12 的柵極電壓不足以讓二極管連接晶體管MlO導通為止。如此一來，可快速地避免運算放大器產生非預期(漏電)現象。相似地，于放電時，運算放大器200接收到輸入信號VIN后開始放電，使輸出信號 AVF的電位放電至相同于輸入信號VIN的電位。當進入至運算放大器輸出時相時，于控制信號CTL的控制下，控制單元10瞬間呈現短路狀態，輸出信號AVF與維持前一狀態的運算放大器的輸出信號AVO做電荷分享，將使得晶體管Ml 1的柵極電壓暫時被拉低，這將會干擾到運算放大器內部的動作。于時序T32時，控制信號Clkl為低電位，晶體管M7 (其當作開關使用)導通，而二極管連接晶體管M8在適時狀態下會導通，將晶體管Mll的柵極電壓拉高， 直到操作電壓與晶體管Mll的柵極電壓間的電壓差不足以讓二極管連接晶體管M8導通為止。如此一來，可快速地避免運算放大器產生非預期(漏電)現象。也就是說，于第一實施例，利用箝制電路來箝制輸出級的晶體管的柵極電壓，以改善運算放大器被輸出開關瞬間導通所造成的負面影響。故而，由以上說明可知，于本發明第一實施例中，利用數字控制(以控制信號來控制晶體管的開關)結合模擬控制(導入二極管連接形式的晶體管)的方式，以二極管連接晶體管M8與MlO來檢測和適時控制運算放大器內部狀態的變化，避免運算放大器產生非預期的現象。第二實施例現請參考圖4與圖5，其分別顯示根據本發明第二實施例的運算放大器的電路圖與其時序圖。如圖4所示，根據本發明第二實施例的運算放大器400包括差動輸入對410、偏壓電流源420、箝制電路430A 430B、輸出級440與補償電容Cl C2。差動輸入對410 包括NM0S差動輸入對410A與PMOS差動輸入對410B。由于第二實施例與第一實施例的電路架構相似，故下面僅說明第二實施例的箝制電路，其他部份將省略。箝制電路430A包括晶體管M13。箝制電路430B包括晶體管M14。晶體管M13的柵極接收控制信號Clkl，其源極耦接至操作電壓；其漏極耦接至輸出級440的晶體管Mll 的柵極。晶體管M14的柵極接收控制信號Clk2，其源極耦接至接地端；其漏極耦接至輸出級440的晶體管M12的柵極。現請同時參考圖4與圖5來說明本發明第二實施例的運算放大器的操作。以充電為例，運算放大器400接收到輸入信號VIN后開始充電，使輸出信號AVF的電位能相同于輸入信號VIN的電位。當進入至運算放大器輸出時相時，于控制信號CTL的控制下，控制單元 10瞬間呈現短路狀態，輸出信號AVF與維持前一狀態的運算放大器的輸出信號AVO做電荷分享，將使得晶體管M12的柵極電壓暫時被拉高，這將會干擾到運算放大器內部的動作。當控制信號Clk2為高電位時，晶體管M14(其當作開關使用)導通，將晶體管M12 的柵極電壓下拉，直到晶體管M12的柵極電壓接近至接地端電壓為止。如此一來，可快速地避免運算放大器產生非預期(漏電)現象。相似地，于放電時，運算放大器400接收到輸入信號VIN后開始放電，使輸出信號 AVF的電位能相同于輸入信號VIN的電位。當進入至運算放大器輸出時相時，于控制信號 CTL的控制下，控制單元10瞬間呈現短路狀態，輸出信號AVF與維持前一狀態的運算放大器的輸出信號AVO做電荷分享，將使得晶體管Mll的柵極電壓暫時被拉低，這將會干擾到運算放大器內部的動作。當控制信號Clkl為低電位，晶體管M13(其當作開關使用)導通，將晶體管Mll的柵極電壓拉高至操作電壓。如此一來，可快速地避免運算放大器產生非預期 (漏電)現象。故而，由以上說明可知，于本發明第二實施例中，利用數字控制(以控制信號來控制晶體管的開關)的方式，適時控制運算放大器內部狀態的變化，避免運算放大器產生非預期的現象。第三實施例現請參考圖6與圖7，其分別顯示根據本發明第三實施例的運算放大器的電路圖與其時序圖。如圖6所示，根據本發明第三實施例的運算放大器600包括差動輸入對610、 偏壓電流源620、箝制電路630A 630B、輸出級640與補償電容Cl C2。差動輸入對610 包括NM0S差動輸入對610A與PMOS差動輸入對610B。由于第三實施例與第一實施例的電路架構相似，故底下說明第三實施例的箝制電路，其他部份將省略。箝制電路630A包括晶體管M15。箝制電路630B包括晶體管M16。晶體管M15的柵極接收偏壓電壓VBP，其源極耦接至操作電壓；其漏極耦接至輸出級640的晶體管Mll的柵極。晶體管M16的柵極接收偏壓電壓VBN，其源極耦接至接地端；其漏極耦接至輸出級640 的晶體管M12的柵極。現請同時參考圖6與圖7來說明本發明第三實施例的運算放大器的操作。以充電為例，運算放大器600接收到輸入信號VIN后開始充電，使輸出信號AVF的電位能相同于輸入信號VIN的電位。當進入至運算放大器輸出時相時，于控制信號CTL的控制下，控制單元 10瞬間呈現短路狀態，輸出信號AVF與維持前一狀態的運算放大器的輸出信號AVO做電荷分享，將使得晶體管M12的柵極電壓暫時被拉高，這將會干擾到運算放大器內部的動作。當干擾出現時，偏壓電壓VBN為高電位使得晶體管M16為導通，以拉低晶體管M12的柵極電壓。等到運算放大器600回復至穩態后，晶體管M16隨之關閉(偏壓電壓VBN轉態至低電位)。相似地，于放電時，運算放大器400接收到輸入信號VIN后開始放電，使輸出信號 AVF的電位能相同于輸入信號VIN的電位。當進入至運算放大器輸出時相時，于控制信號 CTL的控制下，控制單元10瞬間呈現短路狀態，輸出信號AVF與維持前一狀態的運算放大器的輸出信號AVO做電荷分享，將使得晶體管Mll的柵極電壓暫時被拉低，這將會干擾到運算放大器內部的動作。當干擾出現時，偏壓電壓VBP為低電位使得晶體管M15為導通，以拉高晶體管Mll的柵極電壓。等到運算放大器600回復至穩態后，晶體管M15隨之關閉(偏壓電壓VBP轉態至高電位)。故而，由以上說明可知，于本發明第三實施例中，利用模擬控制(以正常偏壓來控制箝制電壓的開關)的方式，適時控制運算放大器內部狀態的變化，避免運算放大器產生非預期的現象。綜上所述，雖然本發明已以較佳實施例揭示如上，然其并非用以限定本發明。本領域的技術人員在不脫離本發明的精神和范圍的前提下可作各種的更動與潤飾。因此，本發明的保護范圍是以本發明的權利要求為準。
權利要求
1.一種運算放大器，耦接至一控制單元，該運算放大器包括 一差動輸入對，耦接至一輸入信號與一輸出信號；一偏壓電流源，耦接至該差動輸入對； 一輸出級，耦接至該偏壓電流源；以及一箝制電路，耦接至該輸出級， 其中，于放電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第一節點電壓暫時被拉低，該箝制電路將該輸出級的該第一節點電壓拉高；以及于充電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第二節點電壓暫時被拉高，該箝制電路將該輸出級的該第二節點電壓下拉。
2.如權利要求1所述的運算放大器，還包括 一第一與一第二補償電容，耦接至該輸出級。
3.如權利要求1所述的運算放大器，其中，該箝制電路包括一第一箝制晶體管，其接收一第一數字控制信號，并耦接至該輸出級的該第一節點電壓；一第二箝制晶體管，為一二極管連接晶體管，其耦接至該第一箝制晶體管； 一第三箝制晶體管，其接收一第二數字控制信號，并耦接至該輸出級的該第二節點電壓；以及一第四箝制晶體管，為一二極管連接晶體管，其耦接至該第三箝制晶體管； 于放電時，于該第一數字控制信號的控制下，該第一箝制晶體管為導通，且將該輸出級的該第一節點電壓使得該第二箝制晶體管為導通，以將該輸出級的該第一節點電壓拉高， 直到一操作電壓與該第一節點電壓間的一電壓差不足以讓該第二箝制晶體管導通為止；以及于充電時，于該第二數字控制信號的控制下，該第三箝制晶體管為導通，且將該輸出級的該第二節點電壓使得該第四箝制晶體管為導通，以將該輸出級的該第二節點電壓拉低， 直到該第二節點電壓不足以讓該第四箝制晶體管導通為止。
4.如權利要求1所述的運算放大器，其中，該箝制電路包括一第一箝制晶體管，其接收一第一數字控制信號，并耦接至該輸出級的該第一節點電壓；以及一第二箝制晶體管，其接收一第二數字控制信號，并耦接至該輸出級的該第二節點電壓；于放電時，于該第一數字控制信號的控制下，該第一箝制晶體管為導通以將該輸出級的該第一節點電壓拉高；以及于充電時，于該第二數字控制信號的控制下，該第二箝制晶體管為導通以將該輸出級的該第二節點電壓拉低。
5.如權利要求1所述的運算放大器，其中，該箝制電路包括一第一箝制晶體管，其接收一第一模擬偏壓電壓，并耦接至該輸出級的該第一節點電壓；以及一第二箝制晶體管，其接收一第二模擬偏壓電壓，并耦接至該輸出級的該第二節點電壓；于放電時，于該第一模擬偏壓電壓的控制下，該第一箝制晶體管為導通以將該輸出級的該第一節點電壓拉高，直到該運算放大器回復至穩態為止；以及于充電時，于該第二模擬偏壓電壓的控制下，該第二箝制晶體管為導通以將該輸出級的該第二節點電壓拉低，直到該運算放大器回復至穩態為止。
6.一種顯示驅動電路，包括 一控制單元；以及一運算放大器，耦接至該控制單元，該運算放大器包括一差動輸入對，耦接至一輸入信號與一輸出信號；一偏壓電流源，耦接至該差動輸入對；一輸出級，耦接至該偏壓電流源；以及一箝制電路，耦接至該輸出級，其中，于放電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第一節點電壓暫時被拉低，該箝制電路將該輸出級的該第一節點電壓拉高；以及于充電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第二節點電壓暫時被拉高，該箝制電路將該輸出級的該第二節點電壓下拉。
7.如權利要求6所述的顯示驅動電路，其中該運算放大器還包括 一第一與一第二補償電容，耦接至該輸出級。
8.如權利要求6所述的顯示驅動電路，其中，該箝制電路包括一第一箝制晶體管，其接收一第一數字控制信號，并耦接至該輸出級的該第一節點電壓；一第二箝制晶體管，為一二極管連接晶體管，其耦接至該第一箝制晶體管； 一第三箝制晶體管，其接收一第二數字控制信號，并耦接至該輸出級的該第二節點電壓；以及一第四箝制晶體管，為一二極管連接晶體管，其耦接至該第三箝制晶體管； 于放電時，于該第一數字控制信號的控制下，該第一箝制晶體管為導通，且將該輸出級的該第一節點電壓使得該第二箝制晶體管為導通，以將該輸出級的該第一節點電壓拉高， 直到一操作電壓與該第一節點電壓間的一電壓差不足以讓該第二箝制晶體管導通為止；以及于充電時，于該第二數字控制信號的控制下，該第三箝制晶體管為導通，且將該輸出級的該第二節點電壓使得該第四箝制晶體管為導通，以將該輸出級的該第二節點電壓拉低， 直到該第二節點電壓不足以讓該第四箝制晶體管導通為止。
9.如權利要求6所述的顯示驅動電路，其中，該箝制電路包括一第一箝制晶體管，其接收一第一數字控制信號，并耦接至該輸出級的該第一節點電壓；以及一第二箝制晶體管，其接收一第二數字控制信號，并耦接至該輸出級的該第二節點電壓；于放電時，于該第一數字控制信號的控制下，該第一箝制晶體管為導通以將該輸出級的該第一節點電壓拉高；以及于充電時，于該第二數字控制信號的控制下，該第二箝制晶體管為導通以將該輸出級的該第二節點電壓拉低。
10.如權利要求6所述的顯示驅動電路，其中，該箝制電路包括 一第一箝制晶體管，其接收一第一模擬偏壓電壓，并耦接至該輸出級的該第一節點電壓；以及一第二箝制晶體管，其接收一第二模擬偏壓電壓，并耦接至該輸出級的該第二節點電壓；于放電時，于該第一模擬偏壓電壓的控制下，該第一箝制晶體管為導通以將該輸出級的該第一節點電壓拉高，直到該運算放大器回復至穩態為止；以及于充電時，于該第二模擬偏壓電壓的控制下，該第二箝制晶體管為導通以將該輸出級的該第二節點電壓拉低，直到該運算放大器回復至穩態為止。
全文摘要
本發明披露一種運算放大器與應用其的顯示驅動電路。該運算放大器耦接至一控制單元。該運算放大器包括一差動輸入對，耦接至一輸入信號與一輸出信號；一偏壓電流源，耦接至該差動輸入對；一輸出級，耦接至該偏壓電流源；以及一箝制電路，耦接至該輸出級。于放電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第一節點電壓暫時被拉低，該箝制電路將該輸出級的該第一節點電壓拉高。于充電時，當該控制單元瞬間呈現短路狀態時，該運算放大器的內部電荷分享使得該輸出級的一第二節點電壓暫時被拉高，該箝制電路將該輸出級的該第二節點電壓下拉。
文檔編號H03F3/45GK102487266SQ20101057021
公開日2012年6月6日 申請日期2010年12月2日 優先權日2010年12月2日
發明者許筱妊 申請人:聯詠科技股份有限公司