專利名稱：一種同步計數器電路及其實現方法
技術領域：
本發明涉及一種同步計數器電路及方法。可用于需要實現計數功能，且有低功耗要求的集成電路設計中。
背景技術：
計數器電路是集成電路設計中經常用到的最基本電路之一。按照時鐘脈沖輸入方式的不同，可分為同步計數器和異步計數器。同步計數器電路中所有觸發器都工作在計數時鐘，且控制邏輯相對復雜，所以功耗較大。異步計數器電路通常只有第一級觸發器工作在計數時鐘，功耗相對較小。在通常的異步計數器電路結構中，當計數值到達設計值后，譯碼電路產生的復位信號會對計數觸發器進行復位，使電路重新開始計數。在這種結構的電路中，存在兩個問題1.譯碼電路產生的復位信號本身可能因為組合邏輯的競爭冒險而出現毛刺，導致假復位信號產生，從而使電路工作不穩定。2.復位信號到達各個計數觸發器的時間不一樣，可能會出現有些觸發器已經被復位掉，有些的觸發器還沒有被復位的情況。此時，譯碼電路產生的復位信號消失，也會導致電路功能出錯的情況出現。采用同步設計的電路穩定性好，目前很多集成電路設計中都使用了同步計數器電路進行設計。隨著便攜式消費類電子產品的應用日益廣泛，功耗問題越來越突出。為了滿足用戶的追求更新體驗的需求，越來越多的功能被集成到便攜產品中，對產品的性能要求也比以往高的多。這些功能和性能的提升都會消耗更多的能量。在電池供電的便攜產品中，除了功能和性能，電池的使用時間也是要著重考慮的因素。同時，系統成本的限制也使設計者越來越多的關注低功耗設計。在集成電路卡，尤其是非接觸卡的應用中，讀卡設備所能提供的能量是有限的，為了保證集成電路卡能正常工作，也要求集成電路卡芯片降低功耗。本發明旨在提出一種既穩定且功耗較低的同步計數器電路。
發明內容
本發明的內容在于提供了一種同步計數器電路及其實現方式，目的是為了降低現有技術中同步計數器電路的功耗。本發明的技術方案如下一種同步計數器電路，其中包括觸發器級聯電路，數值比較邏輯電路和門控級聯電路。觸發器級聯電路中各級觸發器的數據輸入端分別連接自身的數據輸出反相端。按照由低到高的位序，可以將觸發器級聯電路中的觸發器分為多組。第一組觸發器的時鐘端接輸入時鐘，后面每組觸發器的時鐘端接門控單元的輸出端。數值比較電路將各組觸發器的數據輸出值與期望值進行比較，輸出多位使能信號。如第一組觸發器的所有輸出值與期望值進行比較，輸出使能信號al ；第一組和第二組觸發器的所有輸出值與期望值進行比較，輸出使能信號a2;第一組、第二組和第三組觸發器的所有輸出值與期望值進行比較，輸出使能信號a3 ；依此類推，等等。計數器的門控級聯電路由多個門控單元構成，第一級門控單元的時鐘端接輸入時鐘，后一級門控單元的時鐘端接上一級門控單元的輸出端。第一級門控單元的使能端接比較電路的輸出端al，第二級門控單元的使能端接比較電路的輸出端a2，依此類推，等等。每個門控單元包含一個鎖存器和一個與門，鎖存器的輸入為一個時鐘和一個時鐘使能信號， 與門的輸入為同一個時鐘和鎖存器的輸出，經過與門之后即可產生一個經過門控的時鐘信號。本發明提供的一種同步計數器電路及其實現方法，通過門控級聯電路，有效的降低了連接到各個觸發器的時鐘頻率，從而降低了計數器的功耗。利用本發明提供的同步計數器電路，計數器的位寬越寬，降低的功耗越多。
圖1本發明提供的同步計數器電路2本發明的門控單元電路3本發明的IOM進制計數功能波形圖
具體實施例方式以下結合附圖，對本發明的具體實施例進行詳細的說明。圖1是按照本發明所公開的電路和方法所設計的IOM進制的同步遞增計數器的電路結構圖。在該具體實施示例中，觸發器級聯電路由十個下降沿觸發的D觸發器DFF0-DFF9 組成，各觸發器的D端分別連接自身的反相輸出端。。這些觸發器可分為4組，第一組由 DFFO組成，第二組由DFF1-DFF3組成，第三組由DFF4-DFF6組成，第四組由DFF7-DFF9組成。 第一組觸發器的時鐘端接輸入時鐘，第二組觸發器的時鐘端接門控級聯電路的輸出C00，第三組觸發器的時鐘端接門控級聯電路的輸出C01，第四組觸發器的時鐘端接門控級聯電路的輸出C02。當輸入時鐘的上升沿到來時，DFFO發生翻轉；當前一級觸發器的Q端發生1到 0的翻轉時，后一級觸發器的輸入發生翻轉。數值比較電路由兩個四輸入的與門組成，第一個與門的輸入信號為al、Ql、Q2、Q3， 第二個與門的輸入信號為a2、Q4、Q5、Q6。當觸發器DFFO的數據輸出端QO的值變為1時， 受QO控制的門控0輸出端COO才會產生一個時鐘脈沖；當觸發器DFF0-DFF3的數據輸出端 Q0Q1Q2Q3的值變為1111時，受a2控制的門控1輸出端COl才會產生一個時鐘脈沖；當觸發器DFF0-DFF6的數據輸出端Q0Q1Q2Q3Q4Q5Q6的值變為1111111時，受a3控制的門控2輸出端C02才會產生一個時鐘脈沖；。計數器的門控級聯電路由三個門控單元構成，第一級門控單元的時鐘端接輸入時鐘，后一級門控單元的時鐘端接上一級門控單元的輸出端。第一級門控單元的使能端第一組觸發器的輸出端al，第二級門控單元的使能端接比較電路的輸出端a2，第三級門控單元的使能端接比較電路的輸出端a3。每個門控單元包含一個鎖存器和一個與門，鎖存器的輸入為一個時鐘和一個時鐘使能信號，與門的輸入為同一個時鐘和鎖存器的輸出，經過與門之后即可產生一個經過門控的時鐘信號⑶。如上所述，觸發器DFF9-DFF0的數據輸出端Q9Q8Q7Q6Q5Q4Q3Q2Q1Q0按照
0000000000，0000000001，0000000010，......，1111111111，0000000000 的順序變化，實現了
1024進制的遞增計數功能。本發明提供的同步計數器電路，有效的降低了連接到各個觸發器的時鐘頻率，從而降低了計數器的功耗。而且計數器的位寬越寬，降低的功耗越多。應當理解的是，上述針對具體實施方式
的描述較為具體，只是為了更好的將本發明所公開的電路和方法進行闡述，并不能因此而認為是對本發明專利保護范圍的限制，本發明的專利保護范圍應以所附權利要求為準。
權利要求
1.一種同步計數器電路，其特征在于包括觸發器級聯電路，數值比較電路和時鐘門控級聯電路，其中所述觸發器級聯電路中多個觸發器彼此級聯，每級觸發器自身的反相輸出作為該觸發器的數據輸入；所述數值比較電路將觸發器級聯電路中的觸發器輸出與期望值進行比較，輸出多位使能信號；所述時鐘門控級聯電路中多個門控單元彼此級聯，各級門控單元輸入的使能信號為數值比較電路的輸出，前一級門控單元的輸出作為后一級門控單元的時鐘輸入，同時也作為一組觸發器的時鐘輸入。
2.根據權利要求1所述的同步計數器電路，其特征在于所述鐘門控級聯電路的門控單元包含一個鎖存器和一個與門，鎖存器的輸入為一個時鐘和一個時鐘使能信號，與門的輸入為同一個時鐘和鎖存器的輸出，經過與門之后即可產生一個經過門控的時鐘信號。
3.一種同步計數器的實現方法，應用在如權利要求1所述的同步計數器電路中，其特征在于包含以下步驟(1)、將輸入時鐘接第一級門控單元的時鐘端，將后一級門控單元的時鐘端接前一級門控單元的輸出端；(2)、將觸發器的數據輸出值與期望值進行比較，輸出多位時鐘使能信號；(3)、將經過門控的時鐘信號連接到相應的觸發器的時鐘端。
全文摘要
本發明公開了一種同步計數器電路及其實現方法，其電路包括觸發器級聯電路，數值比較電路和時鐘門控級聯電路。觸發器級聯電路實現基本計數功能，當計數值到達設計值時，數值比較電路會產生相應的控制信號。這些控制信號為時鐘門控級聯電路中門控單元的使能信號，此時鐘門控級聯電路產生觸發器級聯電路的輸入時鐘，從而實現設定的計數功能。利用本發明給出的電路，可以有效降低同步計數器電路的功耗。
文檔編號H03K23/40GK102468842SQ201010546868
公開日2012年5月23日 申請日期2010年11月16日 優先權日2010年11月16日
發明者余秋芳 申請人:北京中電華大電子設計有限責任公司