專利名稱：基于憶阻器的多位可變進制異步計數電路的制作方法
技術領域：
本發明是一種基于憶阻器的多位可變進制異步計數電路的設計方案。
背景技術：
憶阻器是2008年由Hewlett Packard實驗室的研究團隊通過納米技術實現的第 四種基本電路元件，其發現引發了電路學的巨大變革，其原理與應用涉及電路學，材料學， 物理化學，微電子學等多個交叉領域，是國際電路學研究的熱點與前沿問題之一，圍繞憶阻 器的應用電路研究也在不斷展開。目前，在惠普實驗室等研究機構的實驗數據及結果的基礎上建立憶阻器模型，在 計算機中利用模型準確的描述出憶阻器的電路特性，在此基礎上設計基于憶阻器的應用電 路，為進一步的物理實驗研究打好基礎、搭建平臺、提供方法，這是一個當前針對憶阻器主 流的研究方向。計數電路是一種被自動報警、時間程序自動控制、定時啟閉電路等各種電子設備 廣泛使用的電路，傳統的計數電路主要包含石英晶體振蕩器、分頻器、計數器等數字邏輯電 路，通過計數脈沖驅動計數器工作。憶阻器在斷電的情況下仍然能夠記憶流經其上的電荷， 且記憶性體現在憶阻器阻抗的變化上，本身具有存儲數據的能力，這一特性適合于設計計 數電路。本發明基于憶阻器的電荷記憶特性。對比于普通的線性電阻，憶阻器是一種能夠 記憶流經其上電荷的特殊非線性電阻，記憶性體現在憶阻器自身的阻抗上。首先對憶阻器 的電荷記憶特性說明如下，附圖1是惠普實驗室給出的憶阻器可變電阻模型。如附圖1所示，憶阻器的可變電阻模型由金屬鉬電極、摻雜區域及非摻雜區域三 部分組成。摻雜區域的成分是缺氧的二氧化鈦，即Ti02_x，非摻雜區域的成分是二氧化鈦，即 Ti02。兩部分的總長度為D，其中摻雜區域長度為W，非摻雜區域的長度為D-W。如果兩部分 都由非摻雜的TiO2組成，則總體的阻抗為Rqff，其值大約為IOKΩ ；反之，如果兩部分都由摻 雜的Ti02_x組成，則總體的阻抗為Ron,其值大約為100 Ω。摻雜與非摻雜區域的阻抗分別與 其長度呈線性關系，而憶阻器可視為兩個可變電阻的串聯，故憶阻器總的阻抗為兩個區域 阻抗的代數和，即
WWM(W) = - RON + (1 - -)R0hF(1)其中，M(w)是憶阻器的阻抗，即憶阻值。惠普實驗室通過實驗驗證，摻雜區域長度 w隨時間的變化率與流經的電流瞬時值呈線性關系，具體的表達式如下=(2) at D其中i(t)為流經憶阻器的電流強度，μ v為平均離子遷移率，是二氧化鈦這種材質 的固有屬性，是一個常數。在憶阻器兩端施加一定的偏置電壓ν (t)，則依據基爾霍夫電路定律可知
M(W) = -^(3)將等式(1) (2) (3)聯合求解可得到憶阻器的阻抗表達式為M{w) = R0FIX\-^Lq(t))(4)其中q(t)為流經憶阻器的電荷。由等式(4)可知，憶阻器的阻抗是一個流經電荷 的單值線性函數，這就是憶阻器能夠記憶流經其上電荷的電路學基礎。特別需要說明的是， 當流經憶阻器的電流方向不同時，流經的電荷對憶阻器阻抗的改變趨勢也不同。例如當正 向電流通過時，憶阻器阻抗遞增，負向電流通過則憶阻器阻抗遞減。本發明的主要功能是基于2008年研制成功的第四種基本電路元件憶阻器設計了 一種計數電路，該計數電路利用憶阻器對電荷的記憶特性計數，與傳統的計數電路有著本 質的區別。其中，精確控制與識別憶阻器阻抗是該計數器的關鍵技術，也是憶阻器構成阻性 隨機訪問存儲器存儲單元的基礎。
發明內容
本發明正是由于憶阻器具有電荷記憶特性，設計了一種基于憶阻器的計數器，通 過對憶阻器施加特定的周期性脈沖，精確控制并讀取憶阻器阻抗實現計數功能。下面首先介紹計數單元的工作原理。第一，計數脈沖的設計。為了保證每一個計數脈沖通過憶阻器后憶阻器的阻抗都 能改變一個固定值ΔΜ，需要一種特殊的脈沖。由于物理上電荷是電流關于時間的積分，所 以理論上只要在一個特定的時間段內有一個固定電流強度的電流流過，則流經的電荷就是 固定的。基于這種思路，計數脈沖q(t)設計為具有一定周期T與占空比η，電流強度I恒
定的恒流脈沖《⑴二 [+η' {τ) τ。憶阻器的阻抗變化范圍在Mlw至Mhigh之間，每一次計數脈
沖通過可以使憶阻器阻抗改變Δ Μ，則計數單元的計數范圍N為N =。
AM例如，對憶阻器施加電流強度為I = 10mA，周期為T = Is,占空比為η = 10%的 恒流脈沖，則每次流經憶阻器的電荷為
p+η q{t) = J 1{τ) τ= J^1O-OWr(5)=0.00 IC假設憶阻器的阻抗變化范圍在Mlw = 100 Ω至Mhigh = 10. IKΩ之間，即[100， 10. 1Κ]，每一次計數脈沖通過可以使憶阻器阻抗改變八M= 100 Ω，則計數單元的計數范圍 N為N = Mhlgh_Mhw
AM
r一 ι 10. Ix IO3-IOO=- (6)
100 v J =100
4
第二，計數器的讀取。每通過一個恒流脈沖，憶阻器的阻抗改變一個固定值ΔΜ，計 數器也將累加一次，例如由1變為2。憶阻器的阻抗與計數脈沖通過的個數有一一對應的 關系，所以憶阻器的阻抗就代表計數器的值。憶阻器阻抗的讀取，也即是將計數器的值讀取 并顯示出來。采用正負交替的檢測脈沖對來讀取憶阻器阻抗。由于兩個脈沖的方向是相反 的，在相同的脈沖幅度和持續時間下，正脈沖與負脈沖流經憶阻器后產生的電荷相等，所以 最終憶阻器在流經正負脈沖對之后的阻抗不發生變化。在施加正脈沖的瞬間讀取憶阻器兩 端的電壓，根據歐姆定律可以得到憶阻器的阻抗。計數單元外圍電路將讀取的阻抗與預先 設定的阻抗值進行比較，并將結果顯示出來。例如，檢測脈沖的正脈沖幅度為I1 = IOmA,持續時間為T1 = 0. 01s，負脈沖幅度為 I2 = 10mA，持續時間為T2 = 0. 01s，負脈沖的方向與正脈沖相反。則正脈沖與負脈沖流經 憶阻器后產生的電荷均為q(I1) = q(I2)= (lIiCit(7)
f.oi
0.0 M=10"4C第三，計數單元的進位。當計數單元達到計數量程時，需要向更高位的計數單元進 位，同時自身清零，重新開始計數。該過程包含兩個步驟，進位與清零。首先是進位脈沖的 設計，本計數單元的進位信號將作為下一個計數單元的計數信號，所以進位信號與計數信
號相同，是具有一定周期T、占空比η與電流強度I的恒流脈沖 (0= _f+#/(rWr，具體參數
與計數脈沖相同。其次是清零信號的設計，當對計數單元施加檢測脈沖并得知該計數單元 滿量程時，對該計數單元施加清零信號，使得憶阻器的阻抗恢復至初始值，清零脈沖的幅度
為Imrt，持續時間為Tresrt，則清零脈沖流經憶阻器產生的電荷為I_dt。例如，清零脈沖的幅度為IMset = 1000mA,持續時間為Leset = 0. Is,則清零脈沖流 經憶阻器產生的電荷為O [IresJt= ^ldt(8)=0.1C=Nxq(t)以上介紹計數單元的工作原理，下面介紹多位異步可變進制計數電路的工作流程。在計數單元設計思路的基礎上，設計一種多位異步可變進制計數電路。多位即計 數的位數不止一位，可以是N位，N為任意正整數。異步工作方式是指各個計數單元沒有統 一的計數信號，低位計數單元為高位計數單元提供計數信號。可變進制是指通過設定計數 脈沖的參數，即周期T、占空比η與電流強度I，改變每一個計數脈沖對憶阻器阻抗的改變 量，從而改變計數單元的量程。以下結合具體設計闡述多位異步可變進制計數電路的工作流程。第一，電路的主要組成部分。如附圖6所示，該電路主要包含計數單元，計數、檢測 及復位(清零)脈沖發生電路，邏輯門電路(主要含與門及或門)及附屬外圍電路。計數 單元的主要接口有計數脈沖輸入端(counter)，檢測脈沖輸入端(test/in)，檢測結果輸出 端(test/out)，清零脈沖輸入端(reset)及進位脈沖輸出端(add)。第二，電路的工作原理及流程。計數單元的工作流程在前面已經詳細描述，以下主 要說明多個計數單元構成的計數器的工作原理。采用異步計數的方式，低位計數單元的進 位信號為高位計數單元提供計數信號，以此類推。計數脈沖輸入端為高電平有效，當計數脈 沖上升沿到來時觸發計數單元開始計數；檢測結果輸出端為高電平有效，即當計數單元滿 量程時，該端口輸出高電平；清零脈沖輸入端為高電平有效，當輸入信號為高電平時驅動計 數單元清零，反之不清零。進位脈沖輸出端為高電平有效。第三，計數單元清零的實現原理。計數單元的檢測脈沖輸出端為高電平時，通過與 高電平的邏輯與運算輸出高電平，再與清零信號進行邏輯或運算，輸出高電平并驅動計數 單元復位。當檢測輸出端為低電平時，通過與高電平的邏輯與運算輸出低電平，與清零信號 邏輯或運算后仍為低電平，計數單元不復位。該計數器的優點是能精確地實現計數功能。
圖1是線性雜質漂移憶阻器模型示意2是計數單元的計數脈沖示意3是檢測脈沖示意4是清零脈沖示意5是計數單元工作流程6是N位異步可變進制計數電路示意圖
具體實施例方式以線性雜質漂移憶阻器數學模型為依據，本計數電路由基于憶阻器的計數單元及 外圍輔助電路構成。基于憶阻器的計數單元由憶阻器、計數脈沖輸入端口、測試脈沖輸入端 口、測試脈沖輸出端口、進位信號輸出端口及復位端口構成。外圍電路主要包括恒流脈沖源 發生電路，檢測脈沖發生電路、復位脈沖發生電路、邏輯門電路構成。首先由恒流脈沖源發生電路產生預先設定好的電流強度恒定，具有某占空比的恒 流脈沖，該脈沖將與計數器的進制一一對應。低位計數單元在該計數脈沖的驅動下開始計 數，其狀態將通過檢測脈沖讀取并映射為所計的數字。當低位計數單元計滿時，該單元向臨 近的高位計數單元發送與恒流脈沖相同參數的進位信號并接受來自復位脈沖發生電路的 復位信號，計數單元實現復位。設定當計數單元未計滿時，測試脈沖輸出端為高電平，反之 則為低電平，復位端口為高電平有效。當計數單元計滿時，測試脈沖輸出端為高電平，與外 圍邏輯門電路進行邏輯運算，驅動該計數單元復位。以下結合具體實例闡述多位異步可變進制計數電路的實現。當采用η個計數單元 時，就是η位異步可變進制計數電路。如ri = 6，則計數器的量程為[1，α6]，其中α表示每
6一個計數單元的量程。假設每一個計數單元的憶阻器的阻抗變化范圍為[100 Ω，10. IkQ], 當計數脈沖為電流強度I = 10mA，周期T = Is,占空比η = 10%的恒流脈沖時，單個計數 單元的量程為[1，100]，計數器的進制為100 ；當調整占空比至η = 20%時，憶阻器阻抗在 每個計數脈沖之后的改變量增倍，則單個計數單元的量程為[1，50]，計數器的進制為50。 調整計數脈沖的電流強度或周期都能達到改變進制的作用，原理與調整占空比類似。例如 當計數脈沖為電流強度I = 5mA，周期T=ls，占空比η = 10%的恒流脈沖時，單個計數單 元的量程為[1，200]，計數器的進制為200 ；當計數脈沖為電流強度I = IOmA,周期T = 2s， 占空比η = 10%的恒流脈沖時，單個計數單元的量程為[1，50]，計數器的進制為50。
權利要求
基于憶阻器的多位可變進制異步計數電路，其特征在于計數的位數為N位，各個計數單元沒有統一的計數信號，低位計數單元為高位計數單元提供計數信號，通過設定計數脈沖的參數，即周期T、占空比η與電流強度I，改變每一個計數脈沖對憶阻器阻抗的改變量，從而改變計數單元的量程。
2.根據權利要求1所述的基于憶阻器的多位可變進制異步計數電路，其特征在于計 數單元的工作過程第一，計數脈沖的設計計數脈沖q(t)設計為具有一定周期T與占空比η，電流強度 —ηΤΙ(τ) τ ,憶阻器的阻抗變化范圍在Mlw至Mhigh之間，每一次計數脈沖通過可以使憶阻器阻抗改變ΔΜ，則計數單元的計數范圍N為N.AM第二，計數器的讀取采用正負交替的檢測脈沖對來讀取憶阻器阻抗，在施加正脈沖的 瞬間讀取憶阻器兩端的電壓，根據歐姆定律可以得到憶阻器的阻抗，計數單元外圍電路將 讀取的阻抗與預先設定的阻抗值進行比較，并將結果顯示出來；第三，計數單元的進位該過程包含兩個步驟，進位與清零；首先是進位脈沖的設計，進位信號設計為具有一定周期T、占空比η與電流強度I的恒流脈沖^⑴二 f"7 /(r)辦，具體參數與計數脈沖相同；其次是清零信號的設計，當對計數單元施加檢測脈沖并得 知該計數單元滿量程時，對該計數單元施加清零信號，使得憶阻器的阻抗恢復至初始 值，清零脈沖的幅度為Iresrt，持續時間為Tresrt，則清零脈沖流經憶阻器產生的電荷為二 丄 聲。
3.根據權利要求1所述的基于憶阻器的多位可變進制異步計數電路，其特征在于該計 數電路由基于憶阻器的計數單元及外圍輔助電路構成，基于憶阻器的計數單元由憶阻器、 計數脈沖輸入端口、測試脈沖輸入端口、測試脈沖輸出端口、進位信號輸出端口及復位端口 構成；外圍輔助電路主要包括恒流脈沖源發生電路，檢測脈沖發生電路、復位脈沖發生電 路、邏輯門電路構成。
全文摘要
本發明涉及一種基于憶阻器的多位可變進制異步計數電路。多位即計數的位數為N位，N為任意正整數，異步工作方式是指各個計數單元沒有統一的計數信號，低位計數單元為高位計數單元提供計數信號，可變進制是指通過設定計數脈沖的參數，即周期T、占空比η與電流強度I，改變每一個計數脈沖對憶阻器阻抗的改變量，從而改變計數單元的量程。基于憶阻器的計數單元由憶阻器、計數脈沖輸入端口、測試脈沖輸入端口、測試脈沖輸出端口、進位信號輸出端口及復位端口構成。該計數電路利用憶阻器對電荷的記憶特性計數，可精確控制計數。
文檔編號H03K23/58GK101951258SQ201010293049
公開日2011年1月19日 申請日期2010年9月27日 優先權日2010年9月27日
發明者劉海軍, 孫兆林, 徐欣, 徐輝, 田曉波, 聶洪山 申請人:中國人民解放軍國防科學技術大學