專利名稱：一種溫度不敏感時鐘緩沖器及h型時鐘樹電路的制作方法
技術領域：
本發明涉及電路領域，尤其涉及一種溫度不敏感時鐘緩沖器及H型時鐘樹電路。
技術背景
ITRS2009數據顯示，高性能處理器的功耗密度已經達到120W/cm2，如此高的功耗 密度引起芯片溫度過高。與此同時，大量片上存儲器的使用、多電源域、動態電壓頻率調整 技術(DVFS)、時鐘門控等技術的使用使得溫度在芯片中分布很不均勻。某些處理器中溫度 差值甚至可達到77攝氏度。由于 CMOS (Complementary Metal Oxide Semiconductor，互補金屬氧化物半導 體)晶體管和金屬互聯線的電阻都對溫度較為敏感，因此溫度的變化將會影響電路的延 遲。芯片內溫度分布不均將會造成時鐘達到觸發器時鐘端的快慢不同，即產生設計預期之 外的時鐘扭斜(skew)。設計預期之外的時鐘扭斜會使得同步電路違反建立時間(setup time)或者保持時間(holdtime)的時序約束。這在芯片的使用過程中表現為降低芯片性能 或功能出錯。因此考慮溫度梯度的時鐘分布問題具有重要研究意義，目前已經有若干文獻 提出了對該問題的分析以及解決方法。考慮溫度的時鐘樹綜合算法專注于減小連線的RC延遲在溫度梯度下產生的時鐘 扭斜。但由于時鐘樹驅動能力、電平轉換時間等約束的存在，時鐘樹不得不使用很多級時鐘 緩沖器，因此緩沖器的延遲占據了時鐘信號延遲的相當一部分比例，達75%以上。該類方法 不能消除溫度分布給緩沖器帶來的影響。為使得時鐘緩沖器不受溫度的影響，Bota和Tawfik等人提出了雙電源電壓時鐘 樹。專門給時鐘樹提供一套獨立的電源網絡，給時鐘樹緩沖器提供低于標準電壓的溫度無 關電平，就可以使得時鐘樹延遲幾乎不隨溫度變化，以達到在任意溫度分布情況下抑制時 鐘扭斜的目的。使用該類方法，溫度梯度引起的時鐘扭斜可被減小74%。但是，該方法將較 為敏感的時鐘信號使用低電壓傳送，降低了時鐘信號在芯片中的抗噪聲能力，影響了該方 法的實用性。時鐘網絡(clock mesh)對溫度等干擾因素有較好的抑制效果。但對于應用了有 用時鐘扭斜(useful skew)技術的設計，其時鐘信號從時鐘源到觸發器的延遲并不要求統 一，因此傳統的時鐘網絡不能為其解決溫度引起的時鐘扭斜問題。同時，時鐘網絡設計方法 需要消耗較多寶貴的布線資源。
發明內容
本發明要解決的技術問題是提供一種溫度不敏感時鐘緩沖器及H型時鐘樹電路， 可以抗溫度偏差，能在溫度分布不均勻的大規模集成電路中進行高質量的時鐘信號分布， 降低溫度分布不均勻引起的時鐘扭斜，從而保證集成電路的性能。為了解決上述問題，本發明提供了一種溫度不敏感時鐘緩沖器TICB，包括第一、 第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端相連；所述第一反相器的輸入端作為TICB的輸入端，所述第二反相器的輸出端作為TICB的輸出端；還包括第一 NMOS管，漏極與所述第一反相器的輸入端相連，柵極與所述第一反相器的輸 出端相連，源極接低電平；第二 NMOS管，漏極與所述第二反相器的輸入端相連，柵極與所述第二反相器的輸 出端相連，源極接低電平。進一步地，所述第一反相器包括第一 PMOS管和第三NMOS管；所述第一 PMOS管的柵極與所述第三NMOS管的柵極相連，作為所述第一反相器的 輸入端；所述第一 PMOS管的源極與所述第三NMOS管的漏極相連，作為所述第一反相器的 輸出端；
輸入端；
輸出端；
下式
所述第一 PMOS管的漏極接高電平；所述第三NMOS管的源極接低電平； 所述第二反相器具體包括 第二 PMOS管和第四NMOS管；
所述第二 PMOS管的柵極與所述第四NMOS管的柵極相連，作為所述第二反相器的
所述第二 PMOS管的源極與所述第四NMOS管的漏極相連，作為所述第二反相器的
所述第二 PMOS管的漏極接高電平；所述第四NMOS管的源極接低電平。 進一步地，所述第一 PMOS管溝道寬度Wpi與所述第四NMOS管的溝道寬度Wn2滿足
其中，
得到；其中，μ為載流子遷移率，l·^為參考溫度下的遷移率，Ttl是參考溫度，T為實際溫 度，km為工藝參數；VT為閾值電壓，Vdd為所述第一、第二 PMOS管PI、P2的漏極所連接的高 電平的電壓；α χ表示閾值電壓的溫度系數；I為晶體管電流，Cra為單位面積的柵氧化層電 容，W、L分別為溝道寬度、長度。進一步地，采用0. 13微米工藝的晶體管，α取1. 25。本發明還提供了一種H型時鐘樹電路，包括多個溫度不敏感時鐘緩沖器TICB ；其中一個TICB作為所述H型時鐘樹電路的根節點，該TICB的輸入端作為所述H型時鐘樹電路的輸入端，從該TICB開始，每一個TICB的 輸出端連接另外兩個TICB的輸入端，構成H樹形電路；各所述TICB分別包括
第一、第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端相連； 所述第一反相器的輸入端作為TICB的輸入端，所述第二反相器的輸出端作為TICB的輸出 端；第一 NMOS管，漏極與所述第一反相器的輸入端相連，柵極與所述第一反相器的輸 出端相連，源極接低電平；第二 NMOS管，漏極與所述第二反相器的輸入端相連，柵極與所述第二反相器的輸 出端相連，源極接低電平。進一步地，各所述TICB中所述第一反相器包括第一 PMOS管和第三NMOS管；所述第一 PMOS管的柵極與所述第三NMOS管的柵極相連，作為所述第一反相器的 輸入端；所述第一 PMOS管的源極與所述第三NMOS管的漏極相連，作為所述第一反相器的 輸出端；所述第一 PMOS管的漏極接高電平；所述第三NMOS管的源極接低電平；所述第二反相器具體包括
第二 PMOS管和第四NMOS管；所述第二 PMOS管的柵極與所述第四NMOS管的柵極相連，作為所述第二反相器的 輸入端；所述第二 PMOS管的源極與所述第四NMOS管的漏極相連，作為所述第二反相器的 輸出端；所述第二 PMOS管的漏極接高電平；所述第四NMOS管的源極接低電平。進一步地，各所述TICB中所述第一 PMOS管溝道寬度Wpi與所述第四NMOS管的溝道寬度Wn2滿足下式 其中， km 由
得到；α 由
得到； 其中，μ為載流子遷移率，l·^為參考溫度下的遷移率，Ttl是參考溫度，T為實際溫 度，km為工藝參數；VT為閾值電壓，Vdd為所述第一、第二 PMOS管PI、P2的漏極所連接的高電平的電壓；α χ表示閾值電壓的溫度系數；I為晶體管電流，Cra為單位面積的柵氧化層電 容，W、L分別為溝道寬度、長度。進一步地，各所述TICB中采用0. 13微米工藝的晶體管，α取1. 25。
進一步地，各所述TICB中所述第二 PMOS管能夠同時驅動兩個所述第一 NMOS管，所述第一 PMOS管能夠驅動 一個所述第二 NMOS管。進一步地，所述的H型時鐘樹電路還包括Afrl)個傳統的緩沖器；所述多個TICB 為個 TICB ；N是所述H型時鐘樹電路中緩沖器的級數，為一正整數；所述Zfrl)個傳統的緩沖器作為所述H型時鐘樹電路中的葉子節點。本發明的溫度不敏感時鐘緩沖器較為簡單，可以減小面積和功耗開銷；本發明 TICB所構成的H型時鐘樹電路可降低溫度梯度造成的時鐘扭斜。
圖1是實施例一的溫度不敏感時鐘緩沖器的原理圖；圖2是實施例二中具體例子的H型時鐘樹示意圖；圖3是溫度梯度掃描模擬得到的信號波形；圖3Α是TN為-40°C時普通時鐘樹在 熱點的時鐘信號波形；圖3B是TN為25°C時普通時鐘樹在熱點的時鐘信號波形；圖3C是TN 為_40°C時實施例二中的H型時鐘樹在熱點的時鐘信號波形；圖3D是TN為25°C時實施例 二中的H型時鐘樹在熱點的時鐘信號波形；圖4A是普通時鐘樹的扭斜示意圖；圖4B是實施例二中的H型時鐘樹的扭斜示意 圖。
具體實施例方式下面將結合附圖及實施例對本發明的技術方案進行更詳細的說明。需要說明的是，如果不沖突，本發明實施例以及實施例中的各個特征可以相互結 合，均在本發明的保護范圍之內。另外，在附圖的流程圖示出的步驟可以在諸如一組計算機 可執行指令的計算機系統中執行，并且，雖然在流程圖中示出了邏輯順序，但是在某些情況 下，可以以不同于此處的順序執行所示出或描述的步驟。實施例一、一種溫度不敏感時鐘緩沖器(TICB)，如圖1所示，包括第一、第二反相器、第一 NMOS管N4、第二 NMOS管N3 ；所述第一反相器的輸出端與第二反相器的輸入端相連；所述第一反相器的輸入端 作為TICB的輸入端，所述第二反相器的輸出端作為TICB的輸出端；所述第一 NMOS管N4的漏極與所述第一反相器的輸入端相連，柵極與所述第一反 相器的輸出端相連，源極接低電平；所述第二 NMOS管N3的漏極與所述第二反相器的輸入端相連，柵極與所述第二反 相器的輸出端相連，源極接低電平。本實施例中，所述第一反相器具體包括PMOS管Pl的柵極與所述第三NMOS管m的柵極相連，作為所述第一反 PMOS管Pl的源極與所述第三NMOS管m的漏極相連，作為所述第一反
PMOS管P2的柵極與所述第四NMOS管N2的柵極相連，作為所述第二反 PMOS管P2的源極與所述第四NMOS管N2的漏極相連，作為所述第二反第一 PMOS管Pl和第三NMOS管附所述第-相器的輸入端；所述第-
相器的輸出端；所述第一 PMOS管Pl的漏極接高電平；所述第三NMOS管m的源極接低電平[本實施例中，所述第二反相器具體包括第二PMOS 管 P2 和第四 NMOS 管 N2 ；所述第 相器的輸入端；所述第 相器的輸出端；所述第二 PMOS管P2的漏極接高電平；所述第四NMOS管N2的源極接低電平。本實施例的溫度不敏感時鐘緩沖器當接收到高電平到低電平的階越輸入時，所述 第一 PMOS管Pl開始給中間節點C充電，但該充電過程受到所述第四NMOS管N2的抑制，總 的充電電流為IP1_IN2。在兩個電流相減后，他們的溫度特性與普通的充放電電流相反，這使 得所述第一反相器的延遲也呈現出與常規相反的負溫度系數。如果只有所述第二反相器連接了反向耦合的NMOS管，則所述溫度不敏感時鐘緩 沖器只對下降沿信號的傳輸有特殊的溫度系數。而在輸入(輸出)為上升沿信號時，反向 耦合的NMOS管起初僅僅是一個負載，不起實質作用；而后，在輸出端超過閾值電壓時，所述 第四NMOS管N2開始導通，幫助所述第三NMOS管附對中間節點C進行放電，此時兩個NMOS 管的電流相加，不對溫度特性造成明顯的影響。為了讓緩沖器對上升、下降兩種延遲都具有 溫度不敏感的特性，所述溫度不敏感時鐘緩沖器的兩級反相器上都要耦合反向的NMOS晶 體管。這使得所述溫度不敏感時鐘緩沖器的輸出可以維持時鐘信號固有的占空比。無論輸 入為上升沿還是下降沿，所述溫度不敏感時鐘緩沖器內的兩級延遲總是一個有正溫度系數 另一個有負溫度系數。通過改變緩沖器中晶體管尺寸的比例并做SPICE模擬，反復微調所 述第三、第四NMOS管m、N2的尺寸可以得到延遲溫度系數近似為零的溫度不敏感時鐘緩沖
ο晶圓廠目前普遍支持多閾值工藝。在SPICE模擬中發現，低閾值晶體管的溫度系 數較高。為進一步節省面積，有效利用反向耦合晶體管，使用低閾值NMOS管作為所述第一、 第二 NMOS管，耦合在標準閾值緩沖器內。低閾值的采用可將單個TICB緩沖器的面積開銷 從12%降低至8. 3%。本實施例中，各晶體管(包括第一、第二 PMOS管PI、P2、第一、第二、第三、第四 NMOS管N4、N3、Ni、N2)具有相同的溝道長度；當所述第一 PMOS管Pl溝道寬度Wpi與所述 第四NMOS管N2的溝道寬度Wn2滿足下式條件時，所述第一、第二反相器的輸出端從低電平 到高電平的傳輸延遲Tpui與溫度有負溫度系數。 其中， 其中，l·^為參考溫度下的遷移率(μ Μ為NMOS管的遷移率，Pcip為PMOS管的遷移 率)；Ttl是參考溫度，通常可采用室溫，比如為25攝氏度；T為實際溫度，在本實施例中取值 范圍在負40到120攝氏度之間；VT為閾值電壓(Vtn為NMOS管的閾值電壓，Vtp為PMOS管的 閾值電壓)，Vdd為所述第一、第二 PMOS管P1、P2的漏極所連接的高電平的電壓；α τ表示閾 值電壓的溫度系數；km為工藝參數，通常小于零(kmN為NMOS管的工藝參數，kmP為PMOS管的工藝參
數)； α為工藝常量，由生產工藝決定，一般介于1和2之間；根據alphapowerlaw模型， 晶體管電流可以近似表示為 α可由上式得到，I為晶體管電流，Cra為單位面積的柵氧化層電容，W、L分別為溝 道寬度、長度；本實施例中選擇采用0. 13微米工藝的晶體管，α取經驗值1. 25。由于從高電平到低電平的傳輸延遲Tpm與溫度有正溫度系數，則在滿足上式的條 件下調整反相器與反向NMOS晶體管的溝道寬度，可以使得緩沖器的總延遲與溫度近似無關。實施例二，一種H型時鐘樹電路，包括多個實施例一中的TICB ；其中一個TICB作為所述H型時鐘樹電路的根節點，該 TICB的輸入端作為所述H型時鐘樹電路的輸入端，從該TICB開始，每一個TICB的輸出端連 接另外兩個TICB的輸入端，構成H樹形電路。也就是時鐘樹中各級TICB前后相連，每級TICB驅動下一級的兩個TICB負載，實 現平衡的時鐘結構。由于實施例一中的TICB的特殊結構，其延遲幾乎不隨溫度變化，因此由于芯片內 部溫度分布不均勻造成的時鐘扭斜可被降低。為實現時鐘樹上信號傳輸延遲與溫度無關設計TICB緩沖器時，考慮到H型時鐘 樹典型扇出為2，需要確保各連接有下一級TICB的TICB中，所述第二 PMOS管Ρ2能夠同時 驅動兩個所述第一 NMOS管Ν4 (即所述第二 PMOS管Ρ2的電流大于兩倍所述第一 NMOS管Ν4 的電流)，所述第一 PMOS管Pl能夠驅動一個所述第二 NMOS管Ν3(即所述第一 PMOS管Pl 的電流大于所述第二 NMOS管Ν3的電流)，且信號經過所述第一、第二 PMOS管PI、Ρ2的傳 輸延遲要有負溫度系數，即滿足不等式(1)；同時，通過調整所述第三、第四NMOS管m和Ν2 的尺寸分別來控制兩個下降沿傳輸延遲的大小，和負溫度系數的上升沿延遲疊加后補償溫 度系數，實現抗溫度偏差。由于反向耦合N型晶體管對P型晶體管充電的抵消作用，充電電 流小于普通緩沖器，TICB緩沖器的上升沿輸出轉換時間較大。本實施例中，為保證時鐘信號質量，觸發器時鐘端的電平轉換時間應該較短，所述H型時鐘樹還可以包括個傳統的緩沖器；所述多個TICB 為個 TICB ；N是所述H型時鐘樹電路中緩沖器的級數，為一正整數；所述個傳統的緩沖器作為所述H型時鐘樹電路中的葉子節點，即作為所述H 型時鐘樹的最后一級，其它緩沖器都為實施例一的TICB緩沖器。減少了一半TICB緩沖器， 有利于降低功耗和面積開銷。一個具體的H型時鐘樹電路的例子如如圖2所示，其中，右側的有背景的區域表示 熱點區域。該例子中，所述H型時鐘樹電路中緩沖器的級數為5級，即N = 5 ；包括15個實施 例一的TICB，分別為第一到第十五TICB，和16個傳統的緩沖器；根節點為第一 TICB，第一 TICB的輸出端連接第二、第三TICB的輸入端；第二 TICB的輸出端連接第四、第五TICB的輸入端，第三TICB的輸出端連接第六、 第七TICB的輸入端；第四TICB的輸出端連接第八、第九TICB的輸入端，第五TICB的輸出端連接第十、 第十一 TICB的輸入端，第六TICB的輸出端連接第十二、第十三TICB的輸入端，第七TICB 的輸出端連接第十四、第十五TICB的輸入端；第八到第十五TICB的輸出端分別連接兩個傳統的緩沖器；這樣，每一級的緩沖器前后相連，構成了 H樹形電路。實際應用中，H型時鐘樹的級數可根據需要設置，但電路的組成元件與方式可由該 例子類推得到。按照圖2中H型時鐘樹的示意圖，使用所發明的溫度不敏感時鐘緩沖器建立了抗溫度偏差時鐘樹，并在TSMC65nm GP工藝下進行了實驗。在該工藝下，UniCOTe-2CPU面積約 為leOOumXieOOum，約有一萬個觸發器。芯片右邊的陰影區域代表熱點(hot spot)區域， 其溫度比左邊正常區域的基準溫度高。實驗中假設兩個區域內的溫度分別均勻分布。正常 區域的基準溫度分別被設定為商用芯片的最低工作溫度_40°C和室溫25°C。對溫度梯度， 即熱點區域與正常區域的溫度差，進行步長為10°C、范圍從0°C到80°C的Hspice掃描模擬。 80°C的梯度范圍覆蓋了背景介紹中提到的77°C梯度。左右兩側溫度的差別使得時鐘樹不同 的分支上時鐘信號延遲時間不同，出現了扭斜。作為比較，用Hspice分別模擬了普通時鐘 樹、抗溫度偏差時鐘樹兩種分布方法在溫度梯度下的時鐘扭斜情況。圖3顯示了模擬后得到的信號波形，TN代表正常區域的溫度，時鐘源為轉換時間 很短的階越輸入，IOOps時為上升沿，SOOps時為下降沿，時鐘樹終端為熱點區域的時鐘樹 分支輸出。每個圖中的時鐘樹終端波形為0°C到80°C梯度掃描得到的九條波形。從圖3A 和圖3B中可以看到，普通時鐘樹延遲時間隨溫度變化幅度較大，九條波形較為分散；相比 之下，圖3C和圖3D中顯示的抗溫度偏差時鐘樹在熱點區域的延遲隨溫度變化幅度較小，九 條波形幾乎重疊在一起。圖4給出了完整的SPICE模擬結果。通過實驗結果可以看出，圖4A所示的普通時 鐘樹在正常區域為室溫時的下降沿有溫度梯度引起的最大時鐘扭斜，為26. Ips ；而圖4B所 示的實施例二所提出的時鐘樹的最大扭斜為7. 16ps，減小了 73%。本領域普通技術人員可以理解上述方法中的全部或部分步驟可通過程序來指令相關硬件完成，所述程序可以存儲于計算機可讀存儲介質中，如只讀存儲器、磁盤或光盤 等。可選地，上述實施例的全部或部分步驟也可以使用一個或多個集成電路來實現。相應 地，上述實施例中的各模塊/單元可以采用硬件的形式實現，也可以采用軟件功能模塊的 形式實現。本發明不限制于任何特定形式的硬件和軟件的結合。 當然，本 發明還可有其他多種實施例，在不背離本發明精神及其實質的情況下，熟 悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變 形都應屬于本發明的權利要求的保護范圍。
權利要求
一種溫度不敏感時鐘緩沖器TICB，包括第一、第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端相連；所述第一反相器的輸入端作為TICB的輸入端，所述第二反相器的輸出端作為TICB的輸出端；其特征在于，還包括第一NMOS管，漏極與所述第一反相器的輸入端相連，柵極與所述第一反相器的輸出端相連，源極接低電平；第二NMOS管，漏極與所述第二反相器的輸入端相連，柵極與所述第二反相器的輸出端相連，源極接低電平。
2.如權利要求1所述的溫度不敏感時鐘緩沖器，其特征在于 所述第一反相器包括第一 PMOS管和第三NMOS管；所述第一 PMOS管的柵極與所述第三NMOS管的柵極相連，作為所述第一反相器的輸入端；所述第一 PMOS管的源極與所述第三NMOS管的漏極相連，作為所述第一反相器的輸出端；所述第一 PMOS管的漏極接高電平；所述第三NMOS管的源極接低電平； 所述第二反相器具體包括 第二 PMOS管和第四NMOS管；所述第二 PMOS管的柵極與所述第四NMOS管的柵極相連，作為所述第二反相器的輸入端；所述第二 PMOS管的源極與所述第四NMOS管的漏極相連，作為所述第二反相器的輸出端；所述第二 PMOS管的漏極接高電平；所述第四NMOS管的源極接低電平。
3.如權利要求2所述的溫度不敏感時鐘緩沖器，其特征在于，所述第一PMOS管溝道寬 度Wp1與所述第四匪OS管的溝道寬度Wn2滿足下式 其中， km 由 得到； 其中，μ為載流子遷移率，μ ^為參考溫度下的遷移率，T0是參考溫度，τ為實際溫度， km為工藝參數；VT為閾值電壓，Vdd為所述第一、第二 PMOS管Ρ1、Ρ2的漏極所連接的高電平 的電壓；α τ表示閾值電壓的溫度系數；I為晶體管電流，Cra為單位面積的柵氧化層電容，W、 L分別為溝道寬度、長度。
4.如權利要求3所述的溫度不敏感時鐘緩沖器，其特征在于采用0. 13微米工藝的晶體管，α取1. 25。
5.一種H型時鐘樹電路，其特征在于，包括多個溫度不敏感時鐘緩沖器TICB ；其中一個TICB作為所述H型時鐘樹電路的根節點， 該TICB的輸入端作為所述H型時鐘樹電路的輸入端，從該TICB開始，每一個TICB的輸出 端連接另外兩個TICB的輸入端，構成H樹形電路； 各所述TICB分別包括第一、第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端相連；所述 第一反相器的輸入端作為TICB的輸入端，所述第二反相器的輸出端作為TICB的輸出端；第一 NMOS管，漏極與所述第一反相器的輸入端相連，柵極與所述第一反相器的輸出端 相連，源極接低電平；第二 NMOS管，漏極與所述第二反相器的輸入端相連，柵極與所述第二反相器的輸出端 相連，源極接低電平。
6.如權利要求5所述的H型時鐘樹電路，其特征在于，各所述TICB中 所述第一反相器包括第一 PMOS管和第三NMOS管；所述第一 PMOS管的柵極與所述第三NMOS管的柵極相連，作為所述第一反相器的輸入端；所述第一 PMOS管的源極與所述第三NMOS管的漏極相連，作為所述第一反相器的輸出端；所述第一 PMOS管的漏極接高電平；所述第三NMOS管的源極接低電平； 所述第二反相器具體包括 第二 PMOS管和第四NMOS管；所述第二 PMOS管的柵極與所述第四NMOS管的柵極相連，作為所述第二反相器的輸入端；所述第二 PMOS管的源極與所述第四NMOS管的漏極相連，作為所述第二反相器的輸出端；所述第二 PMOS管的漏極接高電平；所述第四NMOS管的源極接低電平。
7.如權利要求6所述的H型時鐘樹電路，其特征在于，各所述TICB中所述第一 PMOS管溝道寬度Wpi與所述第四NMOS管的溝道寬度Wn2滿足下式其中，μ為載流子遷移率，μ ^為參考溫度下的遷移率，T0是參考溫度，τ為實際溫度，3km為工藝參數；VT為閾值電壓，Vdd為所述第一、第二 PMOS管P1、P2的漏極所連接的高電平 的電壓；α τ表示閾值電壓的溫度系數；I為晶體管電流，Cra為單位面積的柵氧化層電容，W、 L分別為溝道寬度、長度。
8.如權利要求6所述的H型時鐘樹電路，其特征在于，各所述TICB中 采用0. 13微米工藝的晶體管，α取1. 25。
9.如權利要求6所述的H型時鐘樹電路，其特征在于，各所述TICB中所述第二 PMOS管能夠同時驅動兩個所述第一 NMOS管，所述第一 PMOS管能夠驅動一個 所述第二 NMOS管。
10.如權利要求5到7中任一項所述的H型時鐘樹電路，其特征在于，還包括2(Ν_ 個 傳統的緩沖器；所述多個TICB為2(n_D-1個TICB ；N是所述H型時鐘樹電路中緩沖器的級數，為一正整數；所述個傳統的緩沖器作為所述H型時鐘樹電路中的葉子節點。
全文摘要
本發明提供了一種溫度不敏感時鐘緩沖器TICB及H型時鐘樹電路；所述TICB包括第一、第二反相器；所述第一反相器的輸出端與所述第二反相器的輸入端相連；所述第一反相器的輸入端作為TICB的輸入端，所述第二反相器的輸出端作為TICB的輸出端；第一NMOS管，漏極與所述第一反相器的輸入端相連，柵極與所述第一反相器的輸出端相連，源極接低電平；第二NMOS管，漏極與所述第二反相器的輸入端相連，柵極與所述第二反相器的輸出端相連，源極接低電平。所述H型時鐘樹電路包括多個所述TICB。本發明的技術方案可以抗溫度偏差，降低溫度分布不均勻引起的時鐘扭斜，從而保證集成電路的性能。
文檔編號H03K5/13GK101888227SQ20101022660
公開日2010年11月17日 申請日期2010年7月14日 優先權日2010年7月14日
發明者宋曉笛, 帖猛, 程旭 申請人:北京北大眾志微系統科技有限責任公司