專利名稱:與差動電路一起使用的負電容合成的制作方法
技術領域:
本發明的實施例涉及產生與差動電路一起使用的負電容的電路和方法。
背景技術:
為了提高差動信號路徑的高頻增益,可以使用圖1的差動高通電路100。參考圖 1,可以是金屬氧化物半導體(MOS)晶體管的兩個輸入雙極結型晶體管(BJT)Qa和Qb的輸 入端上施加了差動輸入信號。另一種說法,晶體管Qa和Qb (也稱之為輸入器件)接收一對 輸入信號。在輸入器件Qa和Qb的參考端(即,發射極或源極)之間連接了高通網絡110, 以使輸入信號的高頻分量通過并阻擋輸入信號的低頻分量。該高通網絡還提供偏置電流 反饋。在輸入器件Ql和Qb的集電極(或漏極)和高電壓線(Vsp)之間分別連接了負載_ a(load_a)和負載_b (l0ad_b)。在晶體管Qa的負載_a和集電極(或漏極)之間的節點處 以及在晶體管Qb的負載3和集電極(或漏極)之間的節點處提供了電路100的差動輸出 (輸出 _a (out_a)和輸出 _b (out_b))。輸入器件Qa和Qb和高通網絡110提供了用于在負載_a和負載_b上產生輸出電 壓的高通跨導。因為高通網絡110是差動地連接的,所以它對差動輸出電壓有貢獻而無需 在輸出_a和輸出_b處添加共模信號。通過Ca、Cb和Cc示出的低電壓線(Vsm,例如,地或一些其它低電壓線,諸如但是 不局限于負電壓線)的寄生電容(以虛線示出)使共模增益隨著頻率的增加而增加。如果 使用單個級100,則這是可以接受的。然而,當數個如此的級級聯起來時,經常需要平衡具有 高頻損耗的電纜,在較高頻率處的上升增益會引起不希望有的共模性能,包括但是不局限 于共模振蕩。試圖抑制較高頻率處的上升增益的一個方法是在負載_a和負載_b上設置電容器 (即,與負載_a和負載_b的每一個并聯)。然而,這會抑制所期望的差動增益的增加。抑制較高頻率處的共模增益的另一個解決方案是建立一個共模回路,該回路使用兩個輸出電壓的和來檢測差動輸出處共模電壓的增加。可以使用高增益放大器對這兩個輸 出電壓的和和所要求的參考電壓進行比較。還可以使用高增益放大器來調制偏置電流源, 并且有效地使寄生電容中誘發的電壓為零,更一般地,提供共模反饋。然而,用這個解決方 案,因為高通網絡110的帶寬是極寬的,所以使反饋回路具有足夠寬的帶寬來跟隨電流是 非常困難的。此外,當頻率增加時,不能夠消除注入電流的高頻效應,由于電容阻抗隨頻率 的增加而減小,所以這些點處的電容電流是最嚴重的。
發明內容
本發明的某些實施例涉及與差動電路一起使用的一些方法,所述差動電路具有一 對輸入和差動輸出。在一個實施例中,在差動電路的差動節點之間產生負電容,從而減小了 差動節點處的差動電容,同時提高了差動節點處的共模電容。這可以通過在差動電路的差 動節點之間連接負電容電路來實現,從而在差動節點之間產生負電容。差動電路可以包括 許多差動節點,例如,包括差動電路的差動輸出、差動電路的輸入對以及差動電路的內部差 動節點。因此,可以在差動電路的差動輸出之間連接負電容電路以致負電容電路與差動輸 出并聯。在另一個實施例中,可以在差動電路的輸入對之間連接負電容電路,以致負電容電 路與輸入對并聯。在又一個實施例中,可以在差動電路的一對內部節點之間連接負電容電 路以致負電容電路與內部節點對并聯。更一般地,有負電容電路連接在其間的差動節點可 以是能夠影響差動電路的高頻響應的任何高阻抗差動節點對。本發明的某些實施例可以與多個級聯的差動級一起使用。這些實施例包括,在至 少兩個差動級的每一個中,在差動級的差動節點之間產生負電容,從而減小差動節點處的 差動電容,同時提高差動節點處的共模電容。這可以在至少兩個差動級的每一個中通過在 可以影響差動級的高頻響應的任何高阻抗差動節點對之間連接負電容電路而實現。負電容 電路減少了在其它情況下因級聯的差動級而導致的級聯的差動級的共模增益的增加,同時 提高了級聯的差動級的差動增益。在一個實施例中,每個級聯的差動級是一個高通網絡。本發明的各個實施例還涉及包括多個級聯的差動級的電路,其中在多個級聯的差 動級的第一個差動級的差動節點之間連接至少第一負電容電路,以及在多個級聯的差動級 的第二個差動級的差動節點之間連接第二負電容電路。如此的負電容電路減弱了在其它情 況下因級聯的差動級而導致的級聯的差動級的共模增益的增加,同時提高了級聯的差動級 的差動增益。在本發明的一個特定實施例中,多個級聯的差動級包括至少三個差動級,并且 在多個級聯的差動級中的每一個中連接了一個負電容電路。本發明的各個實施例還針對下述的負電容電路。本概要并非旨在概括本發明的所有實施例。從下述的詳細說明、附圖和權利要求 書,更多的和另外的實施例以及本發明的特征、方面和優點將變得更顯而易見。
圖1示出具有差動輸入和差動輸出的示例性均衡級,其中所述級具有差動增益和 共模增益。圖2示出根據本發明的一個實施例以怎樣的方式把補償電容和負電容電路添加 到圖1的級中以致減少了高頻共模增益同時對差動增益具有可忽略的影響。
圖3A是根據本發明一個實施例的負電容電路的電路圖。圖3B是根據本發明另外的實施例的負電容電路的電路圖。圖3C示出對圖3A的負電容電路稍微修改了一下。圖3D和3E是根據本發明再有的一些實施例的負電容電路的電路圖。圖4是圖1的差動輸入/差動輸出高通級的電路圖,其中添加了與差動輸出并聯 的圖3A的負電容電路。圖5示出了不同節點處的2端電容網絡的一般視圖。圖6示出了所添加的、與圖5的電容網絡并聯的本發明的一個實施例的負電容電路。附圖中主要部件的標號
具體實施例方式參考圖2,根據一個實施例,在級100中分別在輸出out_a和低電壓線Vsm之間以 及輸出out_b和低電壓線Vsm之間添加電容器Ca’和Cb’,以減少(并且最好防止)由寄生 電容Ca、Cb和Cc引入的高頻共模電流。在該配置中,只要電容器Ca’和Cb,比Ca、Cb和 Cc大,即使在最高的頻率下,共模信號的增益也將保持在單位一以下。在一個實施例中,Ca’ 和Cb’的每一個至少比Ca、Cb和Cc中最大的還要大十倍。這將保證在級聯多個級100時, 共模增益不會增加到會由于高的共模增益而引起不穩定的地步。同時可以使用添加負載電容器Ca’和Cb’來控制共模增益,添加電容器Ca’和Cb’ 還導致在級100的差動響應中出現不希望有的極點。更具體地,這種極點會導致需要的高 頻動增益的損失。根據本發明的一個實施例,為了補償(并且較佳地防止)這個極點造成 高頻差動增益的損失,在差動輸出輸出_a和輸出_13上(S卩,之間)引入負電容電路202。 當如圖2所示的那樣添加負電容電路202時的目的是減少(并且最好完全或至少實質上否 定)由于電容器Ca’和Cb’引起的差動效應(即,分量),同時提高由于Ca’和Cb’弓丨起的 共模效應(即,分量)。這可以通過減少(以及最好抵消)電容器Ca’和Cb’的差模電容同 時提高輸出節點的共模電容而得到。在圖3A和3B中示出根據本發明的一些實施例的負電 容電路202的細節。可以把有負電容電路的級100稱為級100’。參考圖3A,根據本發明的一個實施例的負電容電路202包括晶體管Q1、Q2、Q3和 Q4;連接在體管Q1、Q2、Q3和Q4的發射極和低電壓線Vsm之間的偏置電流源(Ibias);以及 電容器Cl和C2。負電容電路200的工作如下所述。在把輸入電壓施加到晶體管Q3和Q4的基極上之前,晶體管Ql和Q2使輸入電壓 偏移了基極_發射極電壓(VBE)。這增加了可以施加于電路而晶體管Q3和Q4不會進入它 們的飽和區域(或在使用MOS晶體管情況下的三極管區域)的輸入信號范圍。此外,為了 增加在負電容電路202的晶體管中之一飽和之前可以施加到負電容電路202上的最大差動 輸入信號,可以添加任選的二極管,如圖3所示。仍參考圖3A,晶體管Q4把施加于輸出_b 端的電壓的經偏移的副本施加于電容器Cl。然而,電容器電流流過晶體管Q4,并且出現在 輸出端處。相似地,晶體管Q3把施加于輸出_a端的電壓的偏移副本施加于電容器C2, 并且電容器電流流過晶體管Q3,并且出現在輸出_b端處。如此,當在負電容電路202的輸 入端(這些端連接到級100的輸出端輸出_a和輸出_b)之間施加電壓差時,由于施加了差 動電壓而流動的電流與相同的差動輸入施加于電容器的情況中的電流相比出現了反向。然 而,當在負電容電路202的輸入端(這些端連接到級100的輸出端輸出_a和輸出_b)之間 施加共模電壓時,在電容器Cl和C2兩者中流過相同的電流,并且沒有出現符號相反。
在上述方式中,負電容電路202抵消了不需要的差動電容,同時提高了共模電容, 因此改善了共模衰減。換一種說法,抵消了差模電容,同時提高了共模電容。在另外的實施例中,如圖3B所示,可以使用MOS晶體管來實現負電容電路202。通過負電容電路202合成的阻抗還包括如果連接在敏感節點處則可能導致振蕩 的負的實部。為了減小(以及最好抵消)阻抗的這種負的實部,任選地可使電阻器Rl和R2 與晶體管Ql和Q2的基極(或柵極)串聯連接,圖如3A(和圖3B)所示。例如,電阻器Rl 和R2可以被實現成分立的電阻器、二極管連接式晶體管、金屬氧化物半導體(MOS)電阻器, 但是不局限于這些。在上述各實施例中,把要抵消的差動電容連接到Vsm電壓線。如果希望抵消連接 到Vsp電壓線的差動電容,則可以使用圖3D和3E所示的負電容電路202’。為了完整起見,圖4是圖1的差動均衡器級100的電路圖,其中添加了與級100的 高阻抗輸出并聯的圖3A的負電容電路202。使用圖2和4來示出如何使用負電容電路202來減小(以及最好抵消)圖1中所 引入的差動均衡器級100的差動電容,同時提高共模電容。現在將使用圖5和6更詳細地 說明差動電路500的2-端電容器網絡,以及如何使用負電容電路202來減小(以及最好抵 消)差動電路500的差動電容,同時提高共模電容。參考圖5,差動電路500的輸入電容(Cin)具有差模電容(Cdiff)和共模電容Ccm 這兩者。差模電容Cdiff= C/2) * (C3+C4)。共模電容Ccm = 2*C4。現在參考圖6,示出與圖5的差動電路并聯連接的負電容電路202。負電容電路 202對差模電容=_((C1*C2)/(C1+C2))和共模電容=C1+C2進行合成。因此,在圖6中,當 使負電容電路202與差動電路500并聯時,凈差模電容(Cdiff’)和凈共模電容(Ccm’)如 下所示 Cdiff' = ((V2) * (C3+C4)) - ((C1*C2) / (C1+C2)),以及Ccm,= (2*C4)+C1+C2這使差模電容的抵消成為可能,同時提高了共模電容。如此,限制了高頻共模增 益,同時提高了高頻差模增益。根據一個實施例,Cl = C2。在如此的實施例中,負電容電路202將按照下式合 成差模電容和共模電容Cdiff = -(l/2)*(Cl);以及Ccm = 2*Cl。再參考圖6,假定Cl =C2,當使負電容電路202與差動輸入/差動輸出電路500并聯時,差模電容Cdiff’ = ((72)*(C3+C4))-((1/2)*(C 1)),以及共模電容 Ccm,= (2*C4) + (2*C1)。再次,這能夠抵 消差模電容,同時提高共模電容。本發明的實施例還涉及與具有差動節點的電路一起使用的一些方法,所述差動節 點諸如差動輸入端、差動輸出端以及差動內部節點。在一個實施例中,這種方法包括產生差 動節點之間的負電容電路從而減少差動節點處的差動電容,同時提高差動節點處的共模電 容。如上所述,這可以通過在差動節點之間連接負電容電路而實現。要連接負電容電路的 差動節點是可以影響電路的頻率響應的任何高阻抗差動節點。例如,在上述參考圖2和4 描述的實施例中,在差動級100的高阻抗差動輸出之間連接負電容電路。然而,如果差動電 路的輸入端(或內部節點)具有高阻抗,則可以在其它差動節點之間(例如,在差動電路的 差動輸入之間)連接負電容電路(例如,202)。
上述說明是本發明的較佳實施例的說明。已經提供了這些實施例,目的為了示意 和說明,并不旨在沒有遺漏或使本發明局限于所揭示的精確的形式。對于熟悉本領域的技 術人員來說,許多修改和變型都是顯而易見的。選擇和描述了一些實施例,以便最佳地描述 本發明的原理和其實踐應用,從而使其它熟悉本領域的技術人員可以理解本發明。相信稍 微修改和變型都在本發明的精神和范圍內。旨在通過下述權利要求書和它們的等效物來定 義本發明的范圍。
權利要求
一種與具有一對輸入和差動輸出的差動電路一起使用的方法,包括在差動電路的差動節點之間產生負電容,從而減小差動節點處的差動電容,同時提高差動節點處的共模電容。
2.如權利要求1所述的方法,其特征在于,產生步驟包括在差動電路的差動節點之間 連接負電容電路,從而在差動節點之間產生負電容。
3.如權利要求2所述的方法,其特征在于,所述差動節點包括差動電路的差動輸出,并 且連接步驟包括在差動電路的差動輸出之間連接負電容電路以致負電容電路與差動輸出 并聯。
4.如權利要求2所述的方法,其特征在于,所述差動節點包括差動電路的所述一對輸 入,并且連接步驟包括在差動電路的所述一對輸入之間連接負電容電路以致負電容電路與 所述一對輸入并聯。
5.如權利要求2所述的方法,其特征在于,所述差動節點包括差動電路的一對內部節 點,并且連接步驟包括在差動電路的所述一對內部節點之間連接負電容電路以致負電容電 路與所述一對內部節點并聯。
6.如權利要求2所述的方法,其特征在于,所述差動節點包括可影響差動電路的高頻 響應的任何一對高阻抗差動節點。
7.一種與多個級聯的差動級一起使用的方法,所述方法包括在至少兩個差動級的每一個中,在差動級的差動節點之間產生負電容,從而減小差動 節點處的差動電容,同時提高差動節點處的共模電容。
8.如權利要求7所述的方法,其特征在于,在至少兩個差動級的每一個中,產生步驟包括在可影響差動級的高頻響應的任何一對 高阻抗差動節點之間連接負電容電路。
9.如權利要求8所述的方法,其特征在于,所述負電容電路減弱了在其它情況下因級 聯的差動級而導致的級聯的差動級的共模增益的增加,同時提高了級聯的差動級的差動增益。
10.如權利要求8所述的方法,其特征在于,所述多個級聯的差動級包括至少三個級聯 的差動級。
11.如權利要求10所述的方法,其特征在于,連接步驟包括在至少三個級聯的差動級 的每一個中連接所述負電容電路。
12.如權利要求10所述的方法,其特征在于,所述至少三個級聯的差動級的每一個都 包括高通網絡。
13.一種電路,包括 多個級聯的差動級;連接在多個級聯的差動級的第一個差動級的差動節點之間的第一負電容電路;以及 連接在多個級聯的差動級的第二個差動級的差動節點之間的第二負電容電路。
14.如權利要求13所述的電路,其特征在于,所述負電容電路減弱了在其它情況下因 級聯的差動級而導致的級聯的差動級的共模增益的增加,同時提高了級聯的差動級的差動增益。
15.如權利要求14所述的電路,其特征在于,多個級聯的差動級包括多個級聯的高通網絡。
16.如權利要求13所述的電路,其特征在于,每個所述負電容電路包括第一晶體管(Ql),所述第一晶體管具有控制端(基極或柵極)以及包括第一電流通路 端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第一晶體管(Ql) 的第一電流通路端(集電極或漏極)連接到第一電壓線;第二晶體管(Q2),所述第二晶體管具有控制端(基極或柵極)以及包括第一電流通路 端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第二晶體管(Q2) 的第一電流通路端(集電極或漏極)連接到第一電壓線;第三晶體管(Q3),所述第三晶體管具有控制端(基極或柵極)以及包括第一電流通 路端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第三晶體管 (Q3)的控制端(基極或柵極)連接到所述第一晶體管(Ql)的第二電流通路端(發射極或 源極),以及所述第三晶體管(Q3)的第一電流通路端(集電極或漏極)連接到第二晶體管 (Q2)的控制端(基極或柵極);第四晶體管(Q4),所述第四晶體管具有控制端(基極或柵極)以及包括第一電流通 路端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第四晶體管 (Q4)的控制端(基極或柵極)連接到所述第二晶體管(Q2)的第二電流通路端(發射極或 源極),以及所述第四晶體管(Q4)的第一電流通路端(集電極或漏極)連接到第一晶體管 (Ql)的控制端(基極或柵極);第一偏置電流源(Ibias),連接在第一晶體管(Ql)的第二電流通路端(發射極或源 極)和第二電壓線之間;第二偏置電流源(Ibias),連接在第二晶體管(Ql)的第二電流通路端(發射極或源 極)和第二電壓線之間;第三偏置電流源(Ibias),連接在第三晶體管(Q3)的第二電流通路端(發射極或源 極)和第二電壓線之間;第四偏置電流源(Ibias),連接在第四晶體管(Q4)的第二電流通路端(發射極或源 極)和第二電壓線之間;第一電容器(Cl),連接在第四晶體管(Q4)的第二電流通路端(發射極或源極)和第二 電壓線之間;以及第二電容器(C2),連接在第三晶體管(Q3)的第二電流通路端(發射極或源極)和第二 電壓線之間。
17.如權利要求16所述的電路,其特征在于,所述第一和第二晶體管(Ql)和(Q2)的控 制端(基極或柵極)形成負電容電路的輸入端。
18.如權利要求16所述的電路,其特征在于,每個所述負電容電路還包括包括第一電阻端和第二電阻端的第一電阻器(Rl),第一電阻器(Rl)的第一電阻端連 接到第一晶體管(Ql)的控制端(基極或柵極)以及連接到第四晶體管(Q4)的第一電流通 路端(集電極或漏極);以及包括第一電阻端和第二電阻端的第二電阻器(R2),第二電阻器(R2)的第一電阻端連 接到第二晶體管(Q2)的控制端(基極或柵極)以及連接到第三晶體管(Q3)的第一電流通 路端(集電極或漏極);其中第一電阻器(Rl)的第二電阻端和第二電阻器(R2)的第二電阻端形成負電容電路 的輸入端。
19.如權利要求18所述的電路,其特征在于,所述第一電阻器(Rl)和第二電阻器(R2) 中的每一個都包括二極管連接式晶體管、分立的電阻器或金屬氧化物半導體(MOS)電阻ο
20.一種負電容電路,包括第一晶體管(Ql),所述第一晶體管具有控制端(基極或柵極)以及包括第一電流通路 端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第一晶體管(Ql) 的第一電流通路端(集電極或漏極)連接到第一電壓線;第二晶體管(Q2),所述第二晶體管具有控制端(基極或柵極)以及包括第一電流通路 端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第二晶體管(Q2) 的第一電流通路端(集電極或漏極)連接到第一電壓線;第三晶體管(Q3),所述第三晶體管具有控制端(基極或柵極)以及包括第一電流通 路端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第三晶體管 (Q3)的控制端(基極或柵極)連接到所述第一晶體管(Ql)的第二電流通路端(發射極或 源極),以及所述第三晶體管(Q3)的第一電流通路端(集電極或漏極)連接到第二晶體管 (Q2)的控制端(基極或柵極);第四晶體管(Q4),所述第四晶體管具有控制端(基極或柵極)以及包括第一電流通 路端(集電極或漏極)和第二電流通路端(發射極或源極)的電流通路,所述第四晶體管 (Q4)的控制端(基極或柵極)連接到所述第二晶體管(Q2)的第二電流通路端(發射極或 源極),以及所述第四晶體管(Q4)的第一電流通路端(集電極或漏極)連接到第一晶體管 (Ql)的控制端(基極或柵極);第一偏置電流源(Ibias),連接在第一晶體管(Ql)的第二電流通路端(發射極或源 極)和第二電壓線之間;第二偏置電流源(Ibias),連接在第二晶體管(Ql)的第二電流通路端(發射極或源 極)和第二電壓線之間;第三偏置電流源(Ibias),連接在第三晶體管(Q3)的第二電流通路端(發射極或源 極)和第二電壓線之間;第四偏置電流源(Ibias),連接在第四晶體管(Q4)的第二電流通路端(發射極或源 極)和第二電壓線之間;第一電容器(Cl),連接在第四晶體管(Q4)的第二電流通路端(發射極或源極)和第二 電壓線之間;以及第二電容器(C2),連接在第三晶體管(Q3)的第二電流通路端(發射極或源極)和第二 電壓線之間。
21.如權利要求20所述的負電容電路,其特征在于,所述第一和第二晶體管(Ql)和 (Q2)的控制端(基極或柵極)形成負電容電路的輸入端。
22.如權利要求20所述的負電容電路,其特征在于,還包括包括第一電阻端和第二電阻端的第一電阻器(Rl),第一電阻器(Rl)的第一電阻端連 接到第一晶體管(Ql)的控制端(基極或柵極)以及連接到第四晶體管(Q4)的第一電流通路端(集電極或漏極);以及包括第一電阻端和第二電阻端的第二電阻器(R2),第二電阻器(R2)的第一電阻端連 接到第二晶體管(Q2)的控制端(基極或柵極)以及連接到第三晶體管(Q3)的第一電流通 路端(集電極或漏極);其中第一電阻器(Rl)的第二電阻端和第二電阻器(R2)的第二電阻端形成負電容電路 的輸入端。
23.如權利要求22所述的負電容電路,其特征在于,所述第一電阻器(Rl)和第二電阻 器(R2)中的每一個都包括二極管連接式晶體管、分立的電阻器或金屬氧化物半導體(MOS) 電阻器。
全文摘要
這里提供了減少差動電路的差動節點處的差動電容同時提高差動節點處的共模電容的方法和電路,其中差動電路包括一對輸入和差動輸出。在差動電路的差動節點之間產生負電容,這可以通過在差動電路的差動節點之間連接負電容電路來實現。在一個實施例中,負電容電路與差動電路的差動輸出并聯連接。在另一個實施例中,負電容電路與差動電路的輸入并聯連接。在再另一個實施例中,負電容電路與差動電路的差動內部節點(即,除了輸入和輸出節點之外的節點)并聯連接。
文檔編號H03F1/08GK101902203SQ20101019366
公開日2010年12月1日 申請日期2010年5月28日 優先權日2009年5月29日
發明者P·J·莫爾, P·V·戈爾登 申請人:英特賽爾美國股份有限公司