專利名稱：上電復位電路的制作方法
技術領域：
本發明涉及當電源電壓達到規定電壓時輸出復位信號的上電復位(power on reset)電路。
背景技術：
對現有的上電復位電路進行說明。圖4是示出現有的上電復位電路的圖。
在電源電壓VDD從0V升高的情況下，起初，內部節點N1、N2的電壓也為0V。當電 源電壓VDD高于反相器47的閾值電壓時，輸出電壓V0UT為高電平(high)，上電復位電路輸 出復位信號。并且，當電源電壓VDD高于PMOS晶體管41的閾值電壓的絕對值時，PMOS晶 體管的41導通，內部節點N1的電壓為電源電壓VDD。 然后，當電源電壓VDD進一步升高時，內部節點N1的電壓也升高，但是，內部節點 Nl的電壓被鉗位在PMOS晶體管42、43的閾值電壓的絕對值的合計電壓(例如2Vtp)。然 后，當電源電壓VDD高于PMOS晶體管44的閾值電壓(例如Vtp)與該合計電壓(例如2Vtp) 的合計電壓(例如3Vtp)時，PMOS晶體管的44導通，內部節點N2的電壓為電源電壓VDD。 反相器47的輸出電壓VOUT變為低電平(low)，上電復位電路停止輸出復位信號。
然后，電源電壓VDD降低，當電源電壓VDD低于從內部節點N2的電壓減去PMOS晶 體管45的閾值電壓的絕對值后的電壓時，PMOS晶體管45導通。于是，內部節點N2的電壓 變為在電源電壓VDD上加上PMOS晶體管45的閾值電壓的絕對值后的電壓。由此，當電源 電壓VDD變為0V時，內部節點N2的電壓變為PMOS晶體管45的閾值電壓的絕對值。
在該狀態下，在電源電壓VDD再次升高的情況下，當電源電壓VDD高于PMOS晶體 管45與反相器47的閾值電壓的絕對值的合計電壓時，上電復位電路輸出復位信號(例如 參照專利文獻1)。專利文獻1日本特開平11-068539號公報 但是，在現有技術中，在輸出復位信號后，在電源電壓VDD低于PMOS晶體管42、44 的閾值電壓的絕對值的合計電壓的期間，繼續輸出復位信號。因此，該上電復位電路無法應 用于在低于該合計電壓的電源電壓下進行工作的半導體裝置。
發明內容
本發明是鑒于上述課題而完成的，提供適用于在低電源電壓下進行動作的半導體 裝置的上電復位電路。 本發明為了解決上述課題，提供一種上電復位電路，其在電源電壓達到第一規定 電壓時輸出復位信號，該上電復位電路的特征在于，具有第一輸出電路，其具有第一PMOS 晶體管和第一電流源，且具有第一輸出電路反轉閾值電壓，對第一控制電路進行控制；第二 輸出電路，其具有第二 PMOS晶體管和第二電流源，且具有作為比所述第一輸出電路反轉閾 值電壓低的第二輸出電路反轉閾值電壓的所述第一規定電壓，第二輸出電路以如下方式進 行工作當所述電源電壓高于所述第一規定電壓時，輸出所述復位信號；第一源極跟隨電路，其被施加比所述第二輸出電路反轉閾值電壓低的基準電壓，向所述第一控制電路的輸 入端子輸出基于所述基準電壓的電壓；第二源極跟隨電路，其被施加所述基準電壓，向所述 第一 PM0S晶體管和所述第二 PMOS晶體管的柵極輸出基于所述基準電壓的電壓；所述第一 控制電路，其具有第一電容，且以如下方式進行工作當所述電源電壓高于所述第一輸出電 路反轉閾值電壓時，開始對所述第一電容進行充電，在經過規定時間后，不輸出所述復位信 號；以及第二控制電路，其具有第二電容，當所述電源電壓低于第二規定電壓時，該第二控 制電路將所述第二電容與所述第一PMOS晶體管和所述第二PMOS晶體管的柵極連接起來。
在本發明中，當電源電壓高于基準電壓與第二輸出電路反轉閾值電壓的合計電壓 時，輸出復位信號。并且，由于基準電壓低于第二輸出電路反轉閾值電壓，因此，即使半導體 裝置的電源電壓低于第二輸出電路反轉閾值電壓的2倍，但只要高于合計電壓，即可準確 地輸出復位信號。 并且，在輸出復位信號后，當電源電壓高于第一輸出電路反轉閾值電壓時，第一控 制電路以不輸出復位信號的方式進行工作。通過適當地進行電路設計降低該第一輸出電路 反轉閾值電壓，由此能夠在比現有技術更低的電源電壓下工作。
圖1是示出上電復位電路的圖。
圖2是示出電源電壓和輸出電壓的時序圖。
圖3是示出電源電壓和輸出電壓的時序圖。
圖4是示出現有的上電復位電路的圖。
標號說明 11 12 :NM0S晶體管(Vtni) ;13 16 :PM0S晶體管；21 22 :電容；23 :耗盡型 NM0S晶體管(D型NM0S晶體管)；31 33 :電流源；34 35 :NM0S晶體管(Vtn) ;N3 N6 :
內部節點；51 :第一輸出電路；52 :第二輸出電路；53 :第一控制電路；54 :第二控制電路。
具體實施例方式
下面，參照附圖來說明本發明的實施方式。 首先，說明上電復位電路的結構。圖l是示出上電復位電路的圖。
上電復位電路具有:NM0S晶體管11、12 ;PM0S晶體管13、14、15、16 ;電容21、22 ;耗 盡型NM0S晶體管23 ;電流源31、32、33 ;以及NMOS晶體管34、35。并且，上電復位電路具有 內部節點N3、N4、N5、N6。 這里，PMOS晶體管14和電流源32是利用電流源32的反相器，構成第一輸出電路 51。 PMOS晶體管15和電流源33是利用電流源33的反相器，構成第二輸出電路52。 NMOS 晶體管ll構成第一源極跟隨電路。NM0S晶體管12構成第二源極跟隨電路。NMOS晶體管 34、電容21、電流源31和PMOS晶體管13構成第一控制電路53。 D型NMOS晶體管23和電 容22構成第二控制電路54。 NM0S晶體管11的柵極與基準電壓端子連接，源極與內部節點N3連接，漏極與電源 端子連接。NMOS晶體管12的柵極與基準電壓端子連接，源極與內部節點N4連接，漏極與電 源端子連接。PMOS晶體管13的柵極與內部節點N3連接，源極與電源端子連接，漏極與內部
5節點N4連接。PM0S晶體管14的柵極與內部節點N4連接，源極與電源端子連接，漏極與內 部節點N5連接。PM0S晶體管15的柵極與內部節點N4連接，源極與電源端子連接，漏極與 內部節點N6連接。PM0S晶體管16的柵極與內部節點N6連接，源極與電源端子連接，漏極 與輸出端子連接。 電容21設置在電源端子與內部節點N3之間。電容22設置在D型NM0S晶體管23 的源極與接地端子之間。D型NM0S晶體管23的柵極與接地端子連接，漏極與內部節點N4 連接。電流源31設置在內部節點N3與NM0S晶體管34的漏極之間。電流源32設置在內 部節點N5與接地端子之間。電流源33設置在內部節點N6與接地端子之間。NMOS晶體管 34的柵極與內部節點N5連接，源極與接地端子連接。NMOS晶體管35的柵極與內部節點N6 連接，源極與接地端子連接，漏極與輸出端子連接。 NMOS晶體管34、35具有閾值電壓Vtn，NMOS晶體管11、12具有比Vtn低的閾值電 壓Vtni。 PMOS晶體管13、14、15、16具有閾值電壓Vtp。 D型NMOS晶體管23具有閾值電壓 Vtnd。 第一輸出電路51具有第一輸出電路反轉閾值電壓Vz 1 ，對第一控制電路53進行控 制。第二輸出電路52具有比第一輸出電路反轉閾值電壓Vzl低的第二輸出電路反轉閾值電 壓Vz2，進行如下動作當電源電壓VDD高于第二輸出電路反轉閾值電壓Vz2時，輸出復位 信號。第一源極跟隨電路被施加了比第二輸出電路反轉閾值電壓Vz2低的基準電壓VREF， 且作為源極跟隨電路工作時，向第一控制電路53的輸入端子輸出電壓(VREF-Vtni)。第二 源極跟隨電路被施加了基準電壓VREF，且作為源極跟隨電路工作時，向PMOS晶體管14、15 的柵極輸出電壓(VREF-Vtni)。第一控制電路53以如下方式動作當電源電壓VDD高于第 一輸出電路反轉閾值電壓Vzl時，開始對電容21充電，在經過規定時間后，不輸出復位信 號。當電源電壓VDD低于電壓-Vtnd時，第二控制電路54使得電容22與PMOS晶體管14、 15的柵極相連。 第一輸出電路反轉閾值電壓Vzl由PMOS晶體管14和電流源32的驅動能力以及
PMOS晶體管14的閾值電壓Vtp決定。并且，第二輸出電路反轉閾值電壓Vz2由PMOS晶體
管15和電流源33的驅動能力以及PMOS晶體管15的閾值電壓Vtp決定。 接著，說明電源電壓VDD逐漸升高時上電復位電路的動作。圖2是示出電源電壓
和輸出電壓的時序圖。 在t0《t < tl的期間，由于NM0S晶體管12作為源極跟隨電路工作，而且在基準 電壓端子上施加了基準電壓VREF，所以，內部節點N4的電壓為電壓(VREF-Vtni)。這里， 雖然電源電壓VDD逐漸升高，但由于低于第一輸出電路、第二輸出電路的反轉閾值電壓，所 以，PM0S晶體管14、15截止，內部節點N6的電壓為低電平。由此，輸出電壓VOUT欲向高電 平變化，跟隨電源電壓VDD逐漸升高。S卩，上電復位電路不輸出復位信號。并且，由于NM0S 晶體管34也截止，所以，由于電容21的耦合電壓的作用，內部節點N3跟隨電源電壓VDD逐 漸升高。 當在t = tl處電源電壓VDD高于第二輸出電路反轉閾值電壓Vz2時，PM0S晶體 管15導通，內部節點N6的電壓變為高電平。由此，輸出電壓VOUT變為低電平，上電復位電 路輸出復位信號。 當在tl < t < t2的期間，電源電壓VDD進一步升高而達到第一輸出電路反轉閾值電壓Vzl時(時間t到達時間Tla時)，不僅PMOS晶體管15導通，PMOS晶體管14也導 通。于是，內部節點N5的電壓變為高電平，NMOS晶體管34導通。然后，畫OS晶體管作為源 極跟隨電路工作，電容21被充電，內部節點N3的電壓降低。此時(復位期間)，輸出電壓 VOUT保持低電平，上電復位電路依然輸出復位信號。 當在t = t2處內部節點N3的電壓低于從電源電壓VDD減去PMOS晶體管13的閾 值電壓的絕對值|Vtp|后的電壓時，PMOS晶體管13導通，內部節點N4變為電源電壓VDD。 于是，PMOS晶體管14、15截止，內部節點N5、N6為低電平。由此，輸出電壓VOUT變為高電 平，上電復位電路不輸出復位信號，結束復位動作。并且，NM0S晶體管34截止，電容21結 束充電而保持其容量。由此，內部節點N3的電壓被保持在電壓(VDD-Vtp)以下，PMOS晶體 管13繼續導通。并且，如后所述，D型NMOS晶體管23也截止，NMOS晶體管12不作為源極 跟隨電路工作，內部節點N4的電位不降低。由此，不輸出復位信號。其結果，在上電復位電 路的除輸出級的PMOS晶體管16以外的MOS晶體管中，沒有漏電流以外的電流流過。
在t > t2的期間，輸出電壓VOUT跟隨電源電壓VDD逐漸升高。S卩，上電復位電路 不輸出復位信號。 這里，設電源電壓VDD低而內部節點N4的電壓高于電源電壓VDD。此時，NMOS晶 體管12將源極作為電源端子、漏極作為內部節點N4而工作。當從基準電壓VREF減去電源 電壓VDD后的電壓高于NMOS晶體管12的閾值電壓Vtni時，NMOS晶體管12導通，內部節 點N4的電壓為電源電壓VDD。例如，設基準電壓VREF為0. 4V、電源電壓VDD為0. 2V、內部 節點N4的電壓為1. 0V、閾值電壓Vtni為0. 2V，則NMOS晶體管12導通，內部節點N4的電 壓為0. 2V。由此，內部節點N4的電壓不高于電源電壓VDD，所以，即使在再次接通電源時， 上電復位電路也能夠正常地工作。 接著，說明電源電壓VDD急劇升高時上電復位電路的動作。圖3是示出電源電壓 和輸出電壓的時序圖。 當在t = t0處電源電壓VDD急劇升高時，由于電容21的耦合，內部節點N3的電 壓急劇升高，PMOS晶體管13截止。并且，由于D型NMOS晶體管23如上所述地導通，所以， 內部節點N4的電壓由于電容22而向接地電壓VSS平滑地變化，PMOS晶體管14、15導通。 于是，內部節點N5、N6的電壓為高電平。由此，輸出電壓VOUT變為低電平，上電復位電路輸 出復位信號。并且，NM0S晶體管34導通，NM0S晶體管作為源極跟隨電路工作，開始對電容 21進行充電。 在t0 < t < tl的期間，由于對電容21進行充電，因此內部節點N3的電壓降低。 此時(復位期間)，輸出電壓V0UT保持低電平，上電復位電路依然輸出復位信號。
當在t = tl處內部節點N3的電壓低于從電源電壓VDD減去PM0S晶體管13的閾 值電壓的絕對值|Vtp|后的電壓時，PM0S晶體管13導通，內部節點N4變為電源電壓VDD。 于是，PM0S晶體管14、15截止，內部節點N5、N6的電壓為低電平。由此，輸出電壓V0UT變為 高電平，達到電源電壓VDD。 S卩，上電復位電路不輸出復位信號，結束復位動作。并且，NM0S 晶體管34截止，電容21結束充電而保持其容量。由此，內部節點N3的電壓被保持在電壓 (VDD-Vtp)以下，PM0S晶體管13繼續導通。并且，如后所述，D型NM0S晶體管23也截止， NM0S晶體管12不作為源極跟隨電路工作，內部節點N4的電位不降低。由此，不輸出復位信 號。其結果，在上電復位電路中的除輸出級的PMOS晶體管16以外的M0S晶體管中，沒有漏電流以外的電流流過。 在t〉tl的期間，輸出電壓VOUT為高電平，即電源電壓VDD。 SP，上電復位電路不 輸出復位信號。 在設D型NM0S晶體管23的閾值電壓為Vtnd的情況下，當由于電源電壓VDD高于 規定電壓而使得內部節點N4的電壓高于-Vtnd時，D型NM0S晶體管23作為源極跟隨電路 工作，D型NM0S晶體管23的源極電壓從接地電壓VSS變為-Vtnd， D型NM0S晶體管23的 柵極_源極間電壓變為閾值電壓(Vtnd)，所以，D型NM0S晶體管23截止，電容22未與內部 節點N4連接。然后，當電源電壓VDD急劇升高時，內部節點N4的電壓不受電容22的作用 而不向接地電壓VSS平滑地變化，內部節點N4的電壓跟隨電源電壓VDD，所以，PMOS晶體管 15不導通。于是，內部節點N6的電壓變為低電平，輸出電壓VOUT變為高電平，不輸出復位 信號。由此，在電源電壓VDD高于規定電壓且之后電源電壓VDD急劇升高的情況下，不輸出 復位信號。 此外，在電源電壓VDD低于規定電壓而使得內部節點N4的電壓低于-Vtnd時，D型 NM0S晶體管23的柵極-源極間電壓高于閾值電壓(Vtnd) ，D型NM0S晶體管23導通，電容 22與內部節點N4連接。然后，即使電源電壓VDD急劇升高，內部節點N4的電壓也將由于電 容22而向接地電壓VSS平滑地變化，內部節點N4的電壓不跟隨電源電壓VDD，所以，PM0S 晶體管15導通。于是，內部節點N6的電壓變為高電平，輸出電壓V0UT變為低電平，輸出復 位信號。由此，在電源電壓VDD低于規定電壓且之后電源電壓VDD急劇升高的情況下，輸出 復位信號。 這樣，能夠根據PMOS晶體管15和恒壓電路31的參數以及比PMOS晶體管15的閾 值電壓Vtp的絕對值|Vtp|低的基準電壓VREF來決定第二輸出電路反轉閾值電壓Vz2，能 夠容易地使其低于電壓2Vtp。由此，半導體裝置的電源電壓即使低于電壓2Vtp，但只要高 于第二輸出電路反轉閾值電壓Vz2，即可準確地輸出復位信號。 并且，在輸出復位信號后，當電源電壓VDD高于第一輸出電路反轉閾值電壓Vzl 時，第一控制電路51以不輸出復位信號的方式工作。通過適當地進行電路設計降低該第一 輸出電路反轉閾值電壓Vzl，從而也可以降低電源電壓VDD。 并且，無論電源電壓VDD逐漸升高還是急劇升高，只要電源電壓VDD高于第二輸出 電路反轉閾值電壓Vz2，就輸出復位信號。 并且，當復位動作結束時，在上電復位電路的除輸出級的PMOS晶體管16以外的 MOS晶體管中，沒有漏電流以外的電流流過。由此，減小了上電復位電路的消耗電流。
權利要求
一種上電復位電路，其在電源電壓達到第一規定電壓時輸出復位信號，該上電復位電路的特征在于，具有第一輸出電路，其具有第一PMOS晶體管和第一電流源，且具有第一輸出電路反轉閾值電壓，對第一控制電路進行控制；第二輸出電路，其具有第二PMOS晶體管和第二電流源，且具有作為比所述第一輸出電路反轉閾值電壓低的第二輸出電路反轉閾值電壓的所述第一規定電壓，該第二輸出電路以如下方式進行工作當所述電源電壓高于所述第一規定電壓時，輸出所述復位信號；第一源極跟隨電路，其被施加比所述第二輸出電路反轉閾值電壓低的基準電壓，向所述第一控制電路的輸入端子輸出基于所述基準電壓的電壓；第二源極跟隨電路，其被施加所述基準電壓，向所述第一PMOS晶體管和所述第二PMOS晶體管的柵極輸出基于所述基準電壓的電壓；所述第一控制電路，其具有第一電容，且以如下方式進行工作當所述電源電壓高于所述第一輸出電路反轉閾值電壓時，開始對所述第一電容進行充電，在經過規定時間后，不輸出所述復位信號；以及第二控制電路，其具有第二電容，當所述電源電壓低于第二規定電壓時，該第二控制電路將所述第二電容與所述第一PMOS晶體管和所述第二PMOS晶體管的柵極連接起來。
2. 根據權利要求l所述的上電復位電路，其特征在于，所述第一輸出電路是利用所述第一電流源的反相器。
3. 根據權利要求l所述的上電復位電路，其特征在于，所述第二輸出電路是利用所述第二電流源的反相器。
4. 根據權利要求l所述的上電復位電路，其特征在于，所述第一控制電路具有第一 NMOS晶體管，其柵極與所述第一輸出電路的輸出端子連接，源極與接地端子連接；所述第一電容和第三電流源，它們依次串聯設置在電源端子與所述第一NMOS晶體管的漏極之間；以及第三PMOS晶體管，其柵極與所述第一 電容和所述第三電流源的連接點連接，源極與電源端子連接，漏極與所述第一 PMOS晶體管和所述第二 PMOS晶體管的柵極連接。
5. 根據權利要求l所述的上電復位電路，其特征在于，所述第二控制電路具有耗盡型NMOS晶體管，其柵極與接地端子連接，漏極與所述第一 PMOS晶體管和所述第二PMOS晶體管的柵極連接；以及所述第二電容，其設置在所述耗盡型NMOS晶體管的源極與接地端子之間。
6. 根據權利要求l所述的上電復位電路，其特征在于，所述第一源極跟隨電路是第二 NMOS晶體管，其具有比所述第一NMOS晶體管的閾值電壓低的閾值電壓，且柵極與基準電壓端子連接，源極與輸出端子連接，漏極與電源端子連接。
7. 根據權利要求l所述的上電復位電路，其特征在于，所述第二源極跟隨電路是第三NMOS晶體管，其具有比所述第一NMOS晶體管的閾值電壓低的閾值電壓，且柵極與基準電壓端子連接，源極與輸出端子連接，漏極與電源端子連
全文摘要
本發明提供上電復位電路，其適用于在低電源電壓下工作的半導體裝置。在輸出復位信號后，當電源電壓(VDD)高于第一輸出電路反轉閾值電壓(Vz)時，第一控制電路(51)以不輸出復位信號的方式工作。通過適當低進行電路設計降低該第一輸出電路反轉閾值電壓(Vz)，能夠在低電源電壓(VDD)下實現復位信號的輸出和停止。
文檔編號H03K17/22GK101795129SQ20101010855
公開日2010年8月4日 申請日期2010年1月29日 優先權日2009年1月29日
發明者宇都宮文靖, 渡邊考太郎 申請人:精工電子有限公司