專利名稱：運算放大電路的制作方法
技術領域：
本發明涉及輸入電壓范圍為從負電源電壓到正電源電壓的CMOS輸入運算放大電 路。 作為現有的CMOS運算放大電路，公知有如圖4所示的電路(例如參照專利文獻 1)。 運算放大電路可被大體分成差動輸入電路部100和折疊式共源共柵 (folded-cascode)放大電路200這兩個模塊。 首先，說明差動輸入電路部100的動作。在VDD端子與VSS端子之間施加電源電 壓。對INP端子和INM端子施加差動輸入信號。差動輸入電路部100的輸入差動對由N型 MOS晶體管MN1和MN2以及P型MOS晶體管MP1和MP2構成。通過以這種方式構成輸入差 動對，當輸入電壓較低時，P型MOS晶體管差動對工作，而當輸入電壓較高時，N型MOS晶體 管差動對工作，由此能夠實現大輸入電壓范圍內的動作。即，能夠確保差動輸入信號的電壓 范圍為從負電源電壓(VSS)到正電源電壓(VDD)。
MOS晶體管MSI是電流切換電路的MOS晶體管。 當差動晶體管對的輸入電壓高至接近VDD時，MOS晶體管MSI導通。由于MOS晶 體管MS2與MOS晶體管MS3的電流鏡電路的作用，恒流源Ibl的電流流過N型MOS晶體管 MN1和MN2。因此，N型MOS晶體管差動對工作。 當差動晶體管對的輸入電壓低至接近VSS時，MOS晶體管MS1截止。恒流源Ibl的
電流流過P型MOS晶體管MP1和MP2。因此，P型MOS晶體管差動對工作。 接下來，說明折疊式共源共柵電路部200的動作。折疊式共源共柵電路部200對
來自差動輸入電路部100的P型MOS晶體管差動對和N型MOS晶體管差動對的信號進行電
流相加，輸出到輸出端子OUT。 電壓源Vb2向MOS晶體管MP5和MP6提供共源共柵偏置電壓。例如圖5所示，由
恒流源Ib4向以飽和方式連接的MOS晶體管MB1流入電流，使其產生電壓。 通常，用式(1)來表示以飽和方式連接的MOS晶體管的柵極/源極間電壓Vgs。 這里，Id是MOS晶體管的漏極電流(=恒流源Ib4的恒定電流值)，13是由MOS 晶體管的工藝和尺寸決定的參數，Vt是MOS晶體管的閾值電壓。 當差動輸入電路部100的差動晶體管對的輸入電壓低至接近VSS時，電流切換MOS 晶體管MSI截止，因此沒有電流流過N型MOS晶體管麗l和麗2。在該狀態下，折疊式共源 共柵放大電路的MOS晶體管MP3和MP4的電流值為從恒流源Ib2和恒流源Ib3的電流中減 去恒流源Ibl的一半電流后的值。恒流源Ib2和恒流源Ib3構成為流出相同電流值IB2的 電流。如果設恒流源Ibl的電流值為IB1，則M0S晶體管MP3和MP4的電流值為IB2_IBl/2。
背景技術：
另一方面，當差動晶體管對的輸入電壓高至接近VDD時，電流切換M0S晶體管MSI 導通，因此電流流過N型MOS晶體管麗l和麗2。假設在MOS晶體管MS3中流過與恒流 源Ibl的電流值相同的電流，則折疊式共源共柵電路的MOS晶體管MP3和MP4的電流值為 IB2+皿/2。 即，通過輸入電壓來改變MOS晶體管MP3和MP4的電流值。
由式(2)給出MOS晶體管的飽和電壓Vdsat。 ,f-^^ ' (2) 這里，Id是MOS晶體管的漏極電流，13是由MOS晶體管的工藝和尺寸決定的參數。 根據式(2)可知，如果流過MOS晶體管的電流Id發生變化，則MOS晶體管的飽和電壓Vdsat 發生變化。 為了不使MOS晶體管MP3、 MP4和MP5進入非飽和區，需要對共源共柵偏置電壓進 行設定，以使得M0S晶體管MP3、MP4和MP5的漏極/源極間電壓為飽和電壓以上。
專利文獻1日本特開2002-344261號 對于現有的CMOS運算放大電路，為了實現低噪聲和低消耗電流，需要進行減小恒 流源Ib2和恒流源Ib3的電流的設計。在該情況下，流過M0S晶體管MP3、 MP4和MP5的電 流隨來自差動輸入電路部100的電流的變化很大，即漏極電壓變動很大。因此，M0S晶體管 MP3和MP5很可能進入非飽和區，因而導致放大器的增益下降。 S卩，在現有的CMOS運算放大電路中，很難設計出低噪聲、低消耗電流且工作穩定 的電路。
發明內容
因此，本發明的目的在于，為了解決這種問題而提供一種低噪聲、低消耗電流且工 作穩定的CMOS運算放大電路。 本發明的CMOS運算放大電路利用輸入差動級的電流對CMOS運算放大電路的共源 共柵偏置電壓進行調制，由此，使M0S晶體管MP3和MP5工作在飽和區，解決了上述課題。
根據如上所述的本發明的CMOS運算放大電路，通過利用輸入差動級的電流調制 折疊式共源共柵電路的共源共柵偏置電壓，從而即使在低噪聲且低消耗電流的條件下，也 能夠穩定地工作。
圖1是示出本發明的CMOS運算放大電路的實施例的電路圖。 圖2是示出本發明的CMOS運算放大電路的另一實施例的電路圖。 圖3是示出本發明的CMOS運算放大電路的另一實施例的電路圖。 圖4是示出現有的CMOS運算放大電路的電路圖。 圖5是示出現有的CMOS運算放大電路的電路圖。 標號說明 100差動輸入電路部 101電流切換檢測電路
200折疊式共源共柵放大電路
具體實施方式
實施例
圖1是示出本發明的CMOS運算放大電路的實施例的電路圖。 圖1的CMOS運算放大電路具有差動輸入電路部100和折疊式共源共柵放大電路 200。 差動輸入電路部100具有由P型MOS晶體管MP1和MP2構成的P型MOS晶體管 差動對；以及由N型MOS晶體管麗l和麗2構成的N型MOS晶體管差動對。P型MOS晶體 管差動對具有與VDD端子側連接的恒流源Ibl。 N型MOS晶體管差動對具有與GND端子側 連接的恒流源，即MOS晶體管MS3。并且，該差動輸入電路部100具有電流切換電路的MOS 晶體管MSI ;以及與MOS晶體管MS3構成電流鏡電路的MOS晶體管MS2。
折疊式共源共柵放大電路200具有由MOS晶體管MP3和MP4以及MOS晶體管MP5 和MP6構成的縱向排列的電流鏡電路；作為電流源的MOS晶體管麗3、麗4以及電壓源Vb3 ; 恒流源Ib2和Ib3 ;以飽和方式與恒流源Ib4連接的MOS晶體管MB1，該MOS晶體管MB1作 為MOS晶體管MP5和MP6的偏置電壓源Vb2。 并且，折疊式共源共柵電路部200具有與恒流源Ib4并聯連接的MOS晶體管MB2。 MOS晶體管MB2的柵極與晶體管MS2的柵極和漏極連接，對電流切換MOS晶體管MS1的電流 進行鏡像。 首先，說明差動輸入電路部100的動作。在VDD端子與VSS端子之間施加電源電 壓。對INP端子和INM端子施加差動輸入信號。差動輸入電路部100的輸入差動對由N型 MOS晶體管MN1和MN2以及P型MOS晶體管MP1和MP2構成。通過以這種方式構成輸入差 動對，當輸入電壓低時，P型MOS晶體管差動對工作，而當輸入電壓高時，N型MOS晶體管差 動對工作，因此能夠在較寬的輸入電壓范圍內進行動作。即，能夠確保差動輸入信號的電壓 范圍為從負電源電壓(VSS)到正電源電壓(VDD)。
MOS晶體管MS1是電流切換電路的MOS晶體管。 當差動晶體管對的輸入電壓高至接近VDD時，MOS晶體管MS1導通。由于MOS晶 體管MS2和MOS晶體管MS3的電流鏡電路的作用，恒流源Ibl的電流流過N型MOS晶體管 MN1和MN2。因此，N型MOS晶體管差動對工作。 當差動晶體管對的輸入電壓降至接近VSS時，MOS晶體管MS1截止。恒流源Ibl的
電流流過P型MOS晶體管MP1和MP2。因此，P型MOS晶體管差動對工作。 接下來，說明折疊式共源共柵電路部200的動作。折疊式共源共柵電路部200對
來自差動輸入電路部100的P型MOS晶體管差動對和N型MOS晶體管差動對的信號進行電
流相加，輸出到輸出端子OUT。 以飽和方式接線的MOS晶體管MB1因流過恒流源Ib4的電流而產生電壓。該電壓 作為共源共柵偏置電壓而被提供給MOS晶體管MP5和MP6。與恒流源Ib4并聯連接的MOS 晶體管MB2向晶體管MB1流出這樣的電流，該電流是流過N型MOS晶體管MN1和MN2的電 流的規定倍數的電流。 共源共柵偏置電壓，即MOS晶體管MB1的柵極/漏極間電壓Vgs由式(3)給出。
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這里，IB4是恒流源Ib4的恒定電流值，Id2是M0S晶體管MB2的漏極電流，P是 由M0S晶體管的工藝和尺寸決定的參數，Vt是M0S晶體管的閾值電壓。根據式(3)可知， 共源共柵偏置電壓是經流過N型M0S晶體管差動對的電流調制后得到的值。
當有電流流過N型M0S晶體管差動對時，M0S晶體管MP3和MP4的電流為 IB2+IB1/2， MP3和MP4的飽和電壓Vdsat如式(4)所示。
<formula>formula see original document page 6</formula>
當沒有電流流過N型M0S晶體管差動對時，M0S晶體管MP3和MP4的電流為 IB2-IB1/2， M0S晶體管MP3和MP4的飽和電壓Vdsat如式(5)所示。
<formula>formula see original document page 6</formula> 如果IB2 >> IB1，則不管是否有電流流過N型M0S晶體管差動對，MOS晶體管MP3 和MP4的飽和電壓的值均不會產生大的變化。但是，在考慮低消耗電流化的情況下，很難滿 足IB2 >> IB2，且IB1和IB2為同等范圍內的值，M0S晶體管MP3和MP4的飽和電壓隨N 型M0S晶體管差動對的電流值而變化。 根據式(4)，有電流流過N型M0S晶體管差動對時的M0S晶體管MP3和MP4的飽和 電壓Vdsat大于沒有電流流過時的值(式(5))。 另一方面，由于M0S晶體管MP5的漏極與M0S晶體管MP3和MP4的柵極連接，因此 M0S晶體管MP5的漏極電壓隨M0S晶體管MP3和MP4的電流而變化。即，有電流流過N型 M0S晶體管差動對時的MOS晶體管MP5的漏極電壓由式(6)給出，沒有電流流過N型M0S晶 體管差動對時的M0S晶體管MP5的漏極電壓Vd5由式(7)給出。
<formula>formula see original document page 6</formula>
共源共4 式(8)。
<formula>formula see original document page 6</formula>因此，在現有的電路圖4中，在有電流流過N型M0S晶體管差動對時相應地設定了 H扁置電壓Vb2的情況下，為了使MOS晶體管MP3工作在飽和區，Vb2的值必須滿足 <formula>formula see original document page 6</formula>
這里，Vdsat的值由式(4)給出，Vgs5是M0S晶體管MP5的柵極/漏極間電壓。在 對Vb2進行了設定而使其滿足式(8)的情況下，當沒有電流流過N型MOS晶體管差動對時， MOS晶體管MP5的漏極電壓Vd5變為式(7) ， MOS晶體管MP5可能進入非飽和區。
如上所述，如果設定為IB2 >> IB1，則MOS晶體管MP5進入非飽和區的可能性降 低，但在考慮低消耗電流化的情況下，無法做到IB2 >> IB1。
此外，根據式(4)、(5)可知，電流發生變化時飽和電壓的變動幅度還會隨由MOS晶體管的工藝和尺寸決定的參數P而變化。即，P越小，飽和電壓相對于電流變化的變動幅度越大。 |3相對于MOS晶體管形狀的寬度W和長度L，存在與W/L成比例的關系。但是，在圖4和圖5的現有的CMOS運算放大電路中，為了降低噪聲電壓，需要減小MOS晶體管MP3和MP4的跨導gm，而gm與VF7I成比例，因此在低噪聲放大電路中需要減小P ，結果，在一定的共源共柵偏置電壓Vb2下，MOS晶體管MP3和MP5進入非飽和區的可能性變大。
在本發明的CMOS運算放大電路中，當有電流流過N型MOS晶體管差動對時，電流流過MB1，因此共源共柵偏置電壓增大，結果，能夠使MP3可靠地工作在飽和區。此外，當沒有電流流過N型MOS晶體管差動對時，共源共柵偏置電壓減小，能夠使MP5可靠地工作在飽和區。 在圖1中，是由電流切換電路的MOS晶體管MS1對與VDD端子側連接的恒流源Ibl的電流進行切換控制，不過，也可以采用圖2所示的結構，即，對與VSS端子側連接的恒流源Ibl的電流進行控制。 圖3示出了本發明的CMOS運算放大電路的另一實施例的電路圖。 圖3的CMOS運算放大電路具有電流切換檢測電路101 、MOS晶體管M101和恒流源
Ib5。 電流切換檢測電路101檢測電壓發生變化而有電流流過N型MOS晶體管差動對的情況。MOS晶體管MIOI根據電流切換檢測電路101的輸出而導通/截止。通過電流切換檢測電路101的導通/截止，由恒流源Ib5改變下一級折疊式共源共柵電路的共源共柵偏置電壓。 如圖3所示，與輸入差動對的切換同步地對流過MOS晶體管MB1的恒流源Ib5的電流進行控制，由此，即使對共源共柵偏置電壓進行調制，也能夠得到同樣的效果。
權利要求
一種CMOS運算放大電路，該CMOS運算放大電路具有差動輸入電路部和折疊式共源共柵電路部，其特征在于，所述差動輸入電路部具有共用正輸入端子和負輸入端子的P型MOS晶體管差動對和N型MOS晶體管差動對；第一恒流電路，其向所述兩個差動對提供工作電流；以及電流切換電路，其向所述兩個差動對切換地提供所述第一恒流電路的電流，所述折疊式共源共柵電路部具有共源共柵連接型電流鏡電路；與所述共源共柵連接型電流鏡電路串聯連接的第二及第三恒流電路；以及偏置電壓源，其向所述共源共柵連接型電流鏡電路提供偏置電壓，所述偏置電壓源在有工作電流流過所述N型MOS晶體管差動對時，提高所述偏置電壓。
2. 根據權利要求1所述的CMOS運算放大電路，其特征在于，所述偏置電壓源根據所述電流切換電路流出的工作電流來切換所述偏置電壓。
3. 根據權利要求1所述的CMOS運算放大電路，其特征在于，該CMOS運算放大電路還具有電流切換檢測電路，該電流切換檢測電路檢測所述電流 切換電路的動作，所述偏置電壓源根據所述電流切換檢測電路輸出的信號來切換所述偏置電壓。
全文摘要
本發明提供CMOS運算放大電路，其能夠以低噪聲、低消耗電流穩定地工作。利用輸入差動級的電流，對CMOS運算放大電路的折疊式共源共柵電路的共源共柵偏置電壓進行調制，由此能夠以低噪聲、低消耗電流穩定地工作。
文檔編號H03F1/26GK101795111SQ20101000355
公開日2010年8月4日 申請日期2010年1月15日 優先權日2009年1月16日
發明者須藤稔 申請人:精工電子有限公司