專利名稱：：一種可重構動態邏輯門電路的制作方法
技術領域：
：本發明涉及集成電路
技術領域：
，尤其是涉及一種可重構動態邏輯門電路。
背景技術：
：下一代計算機芯片設計研究的一個重要方向就是使計算設備具有可重構的動態邏輯體系結構的研究。現有的可重構的動態邏輯體系結構都基于傳統的可編程邏輯門陣列(FPGA)技術的，FPGA技術是對集成電路芯片上的靜態的連線進行重新連接來實現不同的功能，其單個的邏輯門并不是可重構的。而傳統的邏輯門電路一般是由單選擇的開關電路組合而成，門電路只能預先設置好，不能進行動態的轉換。現有技術也有用雙選擇開關電路組成的二元邏輯門電路，實現了在"與門"和"或門"之間的轉換。混沌系統可以通過利用嵌入到非線性動力系統中豐富的模式，來執行邏輯計算功能，比如實現基本的邏輯門等等。基于動力學系統的可重構邏輯門使用固定的電路結構，在不改變電路結構的情況下，通過改變電路參數，使動力學系統元件在不同的邏輯門之間進行轉換，從而實現不同的運算功能。但是現有的實現可重構的動態邏輯門的方法是基于動力學系統的(也即是通過微分或差分方程表示的數學模型，比較復雜)，不能很好地滿足邏輯運算速度以及邏輯結果多樣性的要求。
發明內容本發明所要解決的技術問題在于需要提供一種可重構動態邏輯門電路，能夠在多種邏輯之間進行動態轉換。為了解決上述技術問題，本發明提供了一種可重構動態邏輯門電路，包括第一輸入端、第二輸入端、第三輸入端、運算電路以及輸出端，其中所述第一輸入端，用于接收輸入信號；所述第二輸入端，用于接收窗口門限值，以及對所述輸入信號進行加權處理的加權系數；所述第三輸入端，用于接收控制指令；所述運算電路，分別與所述第一輸入端、第二輸入端及第三輸入端相連，用于根據所述輸入信號、加權系數、窗口門限值以及控制指令，獲得所述動態邏輯門電路的邏輯運算結果；所述輸出端，與所述運算電路相連，用于輸出所述邏輯運算結果。較佳地，所述運算電路根據下式獲得所述邏輯運算結果<formula>formulaseeoriginaldocumentpage4</formula>根據k.l與Pj的大小關系，輸出不同的邏輯值；其中Ii為第i個輸入信號，M為整數且l《M;=1。Cij為輸入信號Ii的加權系數；kj為所述控制指令，j為整數且1《j《N;Pj為所述窗口門限值；1。ut,.為第j個輸出信號。較佳地，|yj|<Pj，Ioutjl，否則Ioutj0;或者|yj|<Pj，IoutjO，否則Ioutj較佳地，在一個控制指令且一個輸出信號時，根據下式獲得所述邏輯運算結果A/;^ZC,/,-A:，根據|y|與|3的大小關系，輸出不同的邏輯值。!=1較佳地，改變所述第三輸入端接收的所述控制指令，動態轉換所述邏輯門電路的邏輯功能。較佳地，改變所述第二輸入端接收的所述窗口門限值，動態轉換所述邏輯門電路的邏輯功能。較佳地，該邏輯門電路進一步包括存儲器，與所述第二輸入端相連，用于存儲所述加權系數及窗口門限值。較佳地，所述運算電路包括第一電源、第二電源、第一放大器、第二放大器、第三放大器、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第一二極管、第二二極管以及肖特基二極管，其中所述第一放大器的同相輸入端經所述第三電阻，接入第一輸入信號所述第一放大器的同相輸入端經所述第四電阻，接入第二輸入信號所述第一放大器的反相輸入端經所述第一電阻，接入所述控制指令所述第一放大器的同相輸入端，還經所述第二電阻接地；所述第一放大器的反相輸入端經所述第五電阻后，與所述第一放大器的輸出端連接；所述第一放大器的輸出端經所述第六電阻，連接所述第二放大器的反相輸入端，并經所述第九電阻連接所述第三放大器的同相輸入端；所述第一電源及第二電源均為直流電源；所述第二放大器的同相輸入端經所述第七電阻，連接所述第一電源的負極；所述第三放大器的反相輸入端經所述第八電阻，連接所述第二電源的正極；所述第一電源的正極及所述第二電源的負極接地；所述第二放大器的輸出端連接所述第一二極管的正極；所述第三放大器的輸出端連接所述第二二極管的正極；所述第一二極管的負極連接所述第二二極管的負極后，連接所述第十電阻的一丄山順；所述第三二極管的正極接地，負極連接所述第十電阻的另一端；所述第三二極管的負極為所述邏輯門電路的輸出端，輸出第一輸出信號。較佳地，所述邏輯門電路進一步包括反相器，輸入所述第一輸出信號，輸出第二輸出信號，所述第二輸出信號與所述第^輸出信號反相。較佳地，所述第五電阻的阻值與所述第三電阻的阻值的比值，等于第一加權系數，所述第五電阻的阻值與所述第四電阻的阻值的比值，等于第二加權系數，所述第一電源及第二電源的電壓值等于所述窗口門限值；所述第一電阻的阻值等于所述第五電阻的阻值，所述第六電阻、第七電阻、第八電阻及第九電阻的阻值，分別等于所述第五電阻的阻值；所述第二電阻、第四電阻及第十電阻的阻值等于所述第五電阻的兩倍；所述第一加權系數用于對所述第一輸入信號進行加權，所述第二加權系數用于對所述第二輸入信號進行加權。本發明實現了在多種邏輯之間進行快速轉換的動態邏輯門電路的技術，本發明技術方案具有較高的邏輯轉換速度，而且邏輯結果豐富多樣。圖1是現有技術中一種兩輸入一輸出的邏輯功能不可變的邏輯門結構電路示意圖；圖2是本發明技術方案原理示意圖；圖3為本發明技術方案中兩輸入一輸出情形下不同參數組合之間的關系示意圖；圖4為本發明動態邏輯門電路第一實施例的結構示意圖；圖5為本發明動態邏輯門電路第二實施例的結構示意圖；圖6為本發明動態邏輯門電路第三實施例的結構示意圖；圖7為本發明技術方案的一應用實例。具體實施例方式為使本發明的目的、技術方案和優點更加清楚，以下結合附圖對本發明作進一步地詳細說明。圖1是現有技術中一種兩輸入一輸出的邏輯功能不能改變的邏輯門結構電路示意圖。如圖l所示，第一輸入(input1)和第二輸入(input2)輸入到該邏輯門(Cell1)后，產生一輸出(outl)，但是該邏輯門的邏輯功能并不能改變。圖2是現本發明可重構動態邏輯門結構電路原理示意圖。如圖2所示，第一輸入(input1)和第二輸入(input2)輸入到該邏輯門(Cell2)，該邏輯門在控制信號(control)的作用下，產生一輸出(out2)。相比圖1所示邏輯功能不可變的門結構，本發明技術方案的關鍵之處在于利用改變該控制信號，可在不改變電路其他部分的條件下，使邏輯門結構的邏輯功能改變并實現實時切換。對于兩個輸入的邏輯門，可以產生如表1(a)和表1(b)所示的16種基本的布爾代數邏輯功能。表1(a)基本邏輯N0R、NAND、X0R、0R、AND、0、1門的真值表<table>tableseeoriginaldocumentpage7</column></row><table>表1(b)邏輯XN0R、Xp》2、X3、X4、X5、X6、X7、X8門的真值表<table>tableseeoriginaldocumentpage7</column></row><table>本發明的核心思想是，通過改變控制指令，使得邏輯門能夠在多種邏輯功能之間進行動態轉換。本發明技術方案沒有運用動力學系統，同現有的基于動力學系統的可重構動態邏輯門方法相比，本發明技術方案不需要動力學系統的初始化條件和更新過程，因此相比現有技術更加簡單，易于工程人員理解、分析和實現。可以想象，利用本發明技術方案，可以構造和實現比現有技術更加靈活、魯棒、代價更低的通用目的計算設備。本發明技術方案利用門限機制來構造動態的邏輯門。考慮如下的邏輯門模型y=1^+l2C2-k，如果|y|<P，I。ut=l，否則I。ut=0;式(1)其中I"I2分別是第一輸入信號及第二輸入信號；d是第一加權系數，C2是第二加權系數，13為窗口門限值；其中Q及C2分別用于對第一輸入信號L和第二輸入信號I2進行加權，它們與P均為正常數；k是邏輯門控制器的控制指令；1。ut是輸出信號。當然，式(1)是|y|<13時|l。ut=1，否則1。加=0;另一種設定|y|<13時|l。ut=0，否則1^=1屬于同一個原理；也即，根據|y|與|3的大小關系，輸出不同的邏輯值(0或者1)。以下舉例說明如何基于上述邏輯門模型實現各種不同的邏輯門。例如設置Q=1，C2=0.5，P=0.625，k=0.75;對于輸入信號(Ii，I》，選擇輸入(0，0)時，得到y二-0.75，y=0.75;因為P=0.625<0.75=lyl，所以輸出信號I。ut為0;對于輸入信號(I"12)，選擇輸入(1，0)時，得到y=0.25，y=0.25;因為y=0.25<0.625=13，所以輸出信號I。ut為1;對于輸入信號(Ipl2)，選擇輸入(0，1)時，得到y=-0.25，y=0.25;因為y=0.25<0.625=13，所以輸出信號I。ut為1;于輸入信號(Ip12)，選擇輸入(l，l)時，得到y二0.75，|y|=0.75;因為P=0.625<0.75=lyl，所以輸出信號I。ut為0。這樣，就得到了一個XOR邏輯門。如果將控制指令k從0.75實時變化到0.5，由以上定義可知，這個邏輯門就會從XOR邏輯門變成NAND門，具體的推導過程請參照前述推導進行，此處不再給出詳細過程。所以，基于上述&、C2及13的設定值，通過改變控制指令k，就可以實現在NOR、X7、NAND、XOR、OR、AND、X8和0門之間的轉換。進一步的，當實時變化13值(即將參數|3確定為不同于0.625的其它值)，邏輯門的邏輯性能也會實時改變，具體的推導過程請參照前述推導進行，此處不再給出詳細過程。圖3為兩輸入一輸出情形下，不同參數組合之間的關系示意圖，顯示不同的輸入組合的|y|，k，13之間的關系。結合圖7所示應用實例，圖3所示的參數關系示意圖中，13=0.375這一窗口門限值同具有不同輸入組合的|y|的曲線形成多個交點(稱為臨界點，圖中以pl、p2、…、p8示出)，這些交點同對應的k值畫一條虛線，這樣就形成了多個不同的邏輯門區域，圖中以zl、z2、…、z9示出。為了增加邏輯門抵抗噪聲的能力，通常將k設置在每個區域的中間位置；當然，當設置k值為臨界點或者在臨界點附近的時候，k值的微小變化就會使得邏輯門從一個狀態變化成另外一個狀態，也即邏輯門電路的輸出就會翻轉。繼續參考圖3，在(:2=1/2Q前提下，當13和k屬于不同的區域的時候，邏輯門實現動態轉換的條件:例如|<^</<|<^,那么(1)當kG(-①，-p)，邏輯門的輸出為0;(2)當"fr、，邏輯門為NOR門;(3)當kG(0，C「I3)，邏輯門的輸出同X7相反(4)當kG(C「13，13)，邏輯門為NAND門；(5)當"廠3C、A牛-、2乂，邏輯門為XOR門;(6)當k廣3CCL22、+"，邏輯門為OR門；乂(7)當"^，+A^+")，邏輯門的輸出為X8;"乂3C1(8)當Ae—+,邏輯門為AND門；(9)當^lv了2+/，+w，邏輯門的輸出為O。請參閱表2，在C2=前提下，當窗口門限值13取其他值時，對應獲得的不同的邏輯門的具體情形。表2對于不同的k和|3的值得到的不同的邏輯門<table>tableseeoriginaldocumentpage9</column></row><table><table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table><table>tableseeoriginaldocumentpage12</column></row><table>由上述表2可知，通過改變控制指令k的值，本發明中的動態邏輯門就可以實現在8種不同的邏輯門之間的轉換。如果進一步地動態調整窗口門限值P，那么本發明的動態邏輯門可以實現更多種不同邏輯門之間的轉換。圖4為本發明動態邏輯門電路第一實施例的結構示意圖。基于前述內容，圖4所示第一實施例主要包括第一輸入端110、第二輸入端120、第三輸入端130、運算電路140以及輸出端150，其中第一輸入端IIO，用于接收第一輸入信號L和第二輸入信號12;第二輸入端120，用于接收分別對第一輸入信號L和第二輸入信號12進行加權處理的第一加權系數Q及第二加權系數(^，還用于接收窗口門限值13;第三輸入端130，用于接收控制指令k;運算電路140，分別與第一輸入端110、第二輸入端120及第三輸入端130相連，根據第一輸入信號Ii、第二輸入信號^、第一加權系數Q、第二加權系數(^、窗口門限值13以及控制指令k進行邏輯運算，獲得邏輯運算結果I。ut;以及輸出端150，與該運算電路140相連，用于輸出該邏輯運算結果I。ut。其中，上述運算電路140采用式(l)，即y=IA+I^-k,如果|y|<13，I。ut=1，否則I。ut=0進行邏輯運算并獲得邏輯運算結果Iout°圖4所示第一實施例是基于前述本發明核心思想下實現的較為基本的應用電路，以詳細理解本發明的實現原理及過程。實際上，本發明技術方案中的動態邏輯門電路，并不限于兩輸入一輸出，其基于式(1)的基本原理，完全可以實現多輸入多輸出的動態邏輯門。較簡單地，在同樣的兩輸入情形下，通過設置兩個窗口門限值，即可輸出兩個邏輯結果。因此，本發明技術方案的普遍應用原理，可以參考如下所述的式(2)所示少,ZC,/,-^,如果|yj|<Pj，工加t二1，否則1。加=0式(2),=i其中Ii為第i個輸入信號，其中M為整數且l《M;為輸入信號Ii的加權系數；kj為控制指令，其中j為整數且1《j《N;Pj為窗口門限值；I一.為第j個輸出信號。當然，如果|y」|3j，I。utj=O，否則I。ut=1同樣適用于本發明技術方案。也即根據|y」與Pj的大小關系，輸出不同的邏輯值。這樣，即實現了共M個輸入N個輸出的可實時轉換的動態邏輯門。當然，對于一個控制指令且一個輸出(也即j=l且N二1)時，上述式(2)變換為y二ZC,/,-A,如果|y|<|3，I。ut=l，否則I。ut=O式(2-1)圖5為本發明動態邏輯門電路第二實施例的結構示意圖。基于前述式(2)所表達的原理，圖5所示第二實施例主要包括第一輸入端210、第二輸入端220、第三輸入端230、運算電路140以及輸出端250，其中第一輸入端210，用于接收輸入信號I"i=1，2，…，M;第二輸入端220，用于接收對輸入信號Ii進行加權處理的加權系數Cij，i=1，2，…，M，j二l，2，…，N，還用于接收窗口門限值Pj;第三輸入端230，用于接收控制指令kj;運算電路240，分別與第一輸入端210、第二輸入端220及第三輸入端230相連，基于門限機制，根據輸入信號Ii、加權系數Cij、窗口門限值!3j以及控制指令kj進行邏輯運算，獲得邏輯運算結果1。utj;以及輸出端250，與該運算電路240相連，用于輸出該邏輯運算結果I。utj。其中，上述運算電路240用于根據上述式(2)，即A=ZC,/,—、，如果|yj|<|3j，I。utj=1，否則I。utj=0進行邏輯運算并獲得邏輯運算結果I。utj。圖4和圖5所示的實施例，其中的加權系數以及窗口門限值都可以實時變化。考慮到具體的應用環境，加權系數以及窗口門限值為了針對特定的應用，一般不會實時變化，運算過程中變化量僅為控制指令kj。因此本發明技術方案中可以通過保存預設的加權系數以及窗口門限值的方式，實現針對具體環境的特定應用。當然，在運行過程中，本方案也可以在必要時對加權系數以及窗口門限值進行實時調整。本發明技術方案可以通過預設的方式將加權系數Cu及窗口門限值13j預先存儲起來，以備后續直接調用，適用于不需要頻繁調整加權系數及窗口門限值ej的應用情形。圖6為本發明動態邏輯門電路第三實施例的結構示意圖。圖6所示第二實施例中的第一輸入端310、第三輸入端330以及輸出端350與其他組成部分的連接關系和在電路中所起的作用，分別與圖5所示第一輸入端210、第三輸入端230以及輸出端250相同，此處不再贅述。圖6所示的第三實施例中第二輸入端320，用于接收對輸入信號Ii進行加權處理的加權系數Cij，還用于接收窗口門限值Pj;存儲器360，與該第二輸入端320相連，用于存儲加權系數及窗口門限值Pj;運算電路340，分別與第一輸入端310、第二輸入端320、第三輸入端330以及存儲器360相連，根據輸入信號Ii、加權系數窗口門限值13j以及控制指令kj進行邏輯運算，獲得邏輯運算結果I。utj。本發明技術方案實現的可實時轉換的動態邏輯門電路，可以作為算術處理單元或者記憶單元等等電子元器件應用，并可方便地實現級聯應用。圖7為本發明技術方案的一應用實例。結合圖4所示實施例，圖7所示的應用實例以兩輸入一輸出為例進行說明本發明技術方案。如圖7所示，該應用實例主要包括第一電源E1、第二電源E2、第一放大器01、第二放大器02、第三放大器03、第一電阻R11、第二電阻R12、第三電阻R13、第四電阻R14、第五電阻R15、第六電阻R21、第七電阻R22、第八電阻R31、第九電阻R32、第十電阻R41、第一二極管Dl、第二二極管D2、肖特基二極管D3以及反相器A1，其中第一放大器Ol的同相輸入端經第三電阻R13，接入第一輸入信號L;第一放大器Ol的同相輸入端經第四電阻R14，接入第二輸入信號12;第一放大器Ol的反相輸入端經第一電阻Rll，接入控制指令k;第一放大器01的同相輸入端，還經第二電阻R12接地(GND);第一放大器Ol的反相輸入端經第五電阻R15后，與第一放大器01的輸出端連接；第一放大器Ol的輸出端經第六電阻R21，連接第二放大器02的反相輸入端，并經第九電阻R32連接第三放大器03的同相輸入端；第一電源El及第二電源E2均為直流電源；第二放大器02的同相輸入端經第七電阻R22，連接第一電源E1的負極；第三放大器03的反相輸入端經第八電阻R31，連接第二電源E2的正極；第一電源El的正極及第二電源E2的負極接地；第二放大器02的輸出端連接第一二極管Dl的正極；第三放大器03的輸出端連接第二二極管D2的正極；第一二極管D1的負極連接第二二極管D2的負極后，連接第十電阻R41的一端；第三二極管D3的正極接地，負極連接第十電阻R41的另一端；該第三二極管D3為一肖特基二極管，該第三二極管D3的負極為輸出端，輸出第一輸出信號I。utl;將該第一輸出信號I。uu連接一反相器Al，則產生一與該第一輸出信號I。uu反相的第二輸出信號I。ut2。圖7所示的應用實例中，第五電阻R15的阻值Rw與第三電阻R13的阻值113的比值，等于第一加權系數Q和第二加權系數C2，也即Q=R15/R13=1，C2=R15/R14=1/2;第一電源E1和第二電源E2的電壓值，等于窗口門限值13(比如第一電源E1的電壓值為1.875V，則窗口門限值13等于1.875)。第一電阻R11的阻值等于第五電阻15的阻值，第六電阻R21、第七電阻R22、第八電阻R31及第九電阻R32的阻值，分別等于第五電阻15的阻值。第二電阻R12、第四電阻R14及第十電阻R41的阻值等于第五電阻R15的兩倍。圖7所示應用實例是以|y|<13，I。ut=l，否則I。ut=0為判決條件。如果改變該判決條件為|y|<P，I。ut=O，否則I。ut=l，則新的第一輸出信號I。utl'與改變該判決條件之前的第二輸出信號I。ut2相同，同理，新的第二輸出信號I。ut2'與改變該判決條件之前的第一輸出信號I。utl相同。其中，改變該判決條件之前的第一輸出信號I。utl與第二輸出信號I。ut2體現的是相反的邏輯門，當然新的第一輸出信號I。utl'與新的第二輸出信號I。ut2'體現的也是相反的邏輯門。如果交換第一輸入信號與第二輸入信號，也即新的第一輸入信號1/等于該第二輸入信號12且新的第二輸入信號12'等于該第一輸入信號Ip則得到與交換輸入信號之前的邏輯門相對稱的邏輯門，也即得到新的第一輸出信號I。utl〃與該第一輸出信號1。uu相對稱(同時新的第二輸出信號I。ut2〃與該第二輸出信號I。ut2相對稱)。如果交換第一輸入信號與第二輸入信號前后，交換后的新的第一輸出信號I。utl〃與交換前的第一輸出信號I。utl相同，則該對稱為偶對稱，不同則該對稱為奇對稱。表1(a)和表1(b)中，AND門與NAND門相對稱，OR門與NOR門相對稱，XOR門與XNOR門相對稱，O門與1門相對稱，XI門與X6門相對稱，X2門與X5門相對稱，X3門與X4門相對稱，X7門與X8門相對稱。綜合第一輸出信號1。u『第二輸出信號I。ut2，以及交換第一輸入信號L及第二輸入信號I2后所得的新的第一輸出信號I。utl〃，可以實現共16種邏輯狀態。本發明技術方案給出的動態邏輯門，完全不同于現有計算設備中具有固定邏輯門的CPU技術，據此原理來實現的計算機體系結構，理論上將具有更加完備的機動性，功能也更加強大，可以克服現有技術中靜態導線連接硬件的操作限制。FPGA技術實現算術處理單元連接之間邏輯轉換，要遠遠慢于基于動態邏輯門實現的控制指令的邏輯轉換。另外，現有動力學系統計算的性能受動力學系統參數改變的影響，本發明實現的動態邏輯門技術方案沒有采用動力學系統，僅采用代數運算系統，所以較動力學系統計算而言更加簡易、快速和魯棒。需要說明的是，本發明能夠實現的動態邏輯門不僅僅包含圖7所示應用實例，以及，任何包含本發明技術方案集成電路或者在此基礎上所做的替換等，均應該屬于本發明技術方案的保護范圍之內。權利要求一種可重構動態邏輯門電路，其特征在于，包括第一輸入端、第二輸入端、第三輸入端、運算電路以及輸出端，其中所述第一輸入端，用于接收輸入信號；所述第二輸入端，用于接收窗口門限值，以及對所述輸入信號進行加權處理的加權系數；所述第三輸入端，用于接收控制指令；所述運算電路，分別與所述第一輸入端、第二輸入端及第三輸入端相連，用于根據所述輸入信號、加權系數、窗口門限值以及控制指令，獲得所述動態邏輯門電路的邏輯運算結果；所述輸出端，與所述運算電路相連，用于輸出所述邏輯運算結果。2.如權利要求1所述的邏輯門電路，其特征在于，所述運算電路根據下式獲得所述邏輯運算結果^=ZC,/,—、，根據hi與Pj的大小關系，輸出不同的邏輯值；——'=1其中Ii為第i個輸入信號，M為整數且1《M;為輸入信號Ii的加權系數；kj為所述控制指令，j為整數且1《j《N;Pj為所述窗口門限值；1。utj為第j個輸出信號。3.如權利要求2所述的邏輯門電路，其特征在于yjl<Pj，I。utj=l，否則Uj二O;或者y」1<Pj，1。陶.=0，否則1。陶.=i。4.如權利要求2所述的邏輯門電路，其特征在于在一個控制指令且一個輸出信號時，根據下式獲得所述邏輯運算結果y-ZC,J,.-A:，根據|y|與|3的大小關系，輸出不同的邏輯值。5.如權利要求l所述的邏輯門電路，其特征在于改變所述第三輸入端接收的所述控制指令，動態轉換所述邏輯門電路的邏輯功能。6.如權利要求l所述的邏輯門電路，其特征在于改變所述第二輸入端接收的所述窗口門限值，動態轉換所述邏輯門電路的邏輯功能。7.如權利要求1至6中任一項所述的邏輯門電路，其特征在于，該邏輯門電路進一步包括存儲器，與所述第二輸入端相連，用于存儲所述加權系數及窗口門限值。8.如權利要求1所述的邏輯門電路，其特征在于，所述運算電路包括第一電源、第二電源、第一放大器、第二放大器、第三放大器、第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、第六電阻、第七電阻、第八電阻、第九電阻、第十電阻、第一二極管、第二二極管以及肖特基二極管，其中所述第一放大器的同相輸入端經所述第三電阻，接入第一輸入信號；所述第一放大器的同相輸入端經所述第四電阻，接入第二輸入信號；所述第一放大器的反相輸入端經所述第一電阻，接入所述控制指令；所述第一放大器的同相輸入端，還經所述第二電阻接地；所述第一放大器的反相輸入端經所述第五電阻后，與所述第一放大器的輸出端連接；所述第一放大器的輸出端經所述第六電阻，連接所述第二放大器的反相輸入端，并經所述第九電阻連接所述第三放大器的同相輸入端；所述第一電源及第二電源均為直流電源；所述第二放大器的同相輸入端經所述第七電阻，連接所述第一電源的負極；所述第三放大器的反相輸入端經所述第八電阻，連接所述第二電源的正極；所述第一電源的正極及所述第二電源的負極接地；所述第二放大器的輸出端連接所述第一二極管的正極；所述第三放大器的輸出端連接所述第二二極管的正極；所述第一二極管的負極連接所述第二二極管的負極后，連接所述第十電阻的一端；所述第三二極管的正極接地，負極連接所述第十電阻的另一端；所述第三二極管的負極為所述邏輯門電路的輸出端，輸出第一輸出信號。9.如權利要求8所述的邏輯門電路，其特征在于，所述邏輯門電路進一步包括反相器，輸入所述第一輸出信號，輸出第二輸出信號，所述第二輸出信號與所述第一輸出信號反相。10.如權利要求8或9所述的邏輯門電路，其特征在于所述第五電阻的阻值與所述第三電阻的阻值的比值，等于第一加權系數，所述第五電阻的阻值與所述第四電阻的阻值的比值，等于第二加權系數，所述第一電源及第二電源的電壓值等于所述窗口門限值；所述第一電阻的阻值等于所述第五電阻的阻值，所述第六電阻、第七電阻、第八電阻及第九電阻的阻值，分別等于所述第五電阻的阻值；所述第二電阻、第四電阻及第十電阻的阻值等于所述第五電阻的兩倍；所述第一加權系數用于對所述第一輸入信號進行加權，所述第二加權系數用于對所述第二輸入信號進行加權。全文摘要本發明公開了一種可重構動態邏輯門電路，能夠在多種邏輯之間進行動態轉換，該電路包括第一輸入端，用于接收輸入信號；第二輸入端，用于接收窗口門限值，以及對輸入信號進行加權處理的加權系數；第三輸入端，用于接收控制指令；運算電路，分別與第一輸入端、第二輸入端及第三輸入端相連，用于根據輸入信號、加權系數、窗口門限值以及控制指令，獲得動態邏輯門電路的邏輯運算結果；輸出端，與運算電路相連，用于輸出邏輯運算結果。本發明實現了在多種邏輯之間進行快速轉換的動態邏輯門電路的技術，本發明技術方案具有較高的邏輯轉換速度，而且邏輯結果豐富多樣。文檔編號H03K19/00GK101783670SQ20101000052公開日2010年7月21日申請日期2010年1月12日優先權日2010年1月12日發明者彭海朋,李麗香,楊義先,肖井華,胡崗申請人:北京郵電大學