專利名稱：經由背柵電荷轉移將數字集成電路從待命模式轉變到活動模式的制作方法
技術領域：
本發明大體上涉及數字集成電路，且更具體地，涉及將諸如存儲電路的數字集成 電路從背柵偏置待命模式轉變到活動模式。
背景技術：
當將輸入電壓施加至柵極電壓時，互補金屬氧化物硅(CM0Q集成電路中所形成 的諸如η溝道場效應晶體管(NFET)及ρ溝道場效應晶體管(PFET)的晶體管操作。此柵極 電壓建立與在晶體管的源極與漏極之間的溝道垂直的電場。該溝道的電導由該電場控制。 若不施加柵極電壓，則源極與漏極之間的路徑形成為兩個背靠背ρ-η結，且漏極電流是可 忽略的。當將正電壓施加至該晶體管的柵極時，電子被吸引至該溝道。當柵極電壓超過閾 值電平時，反轉層形成于該溝道中，以耦接源極與漏極。晶體管的閾值電壓電平取決于若干 變量(可控的及不可控的)。為了在不處于使用中時節省電力，CMOS晶體管通常轉變至待命模式，以減少其功 耗。晶體管從待命模式到活動模式的快速切換(或喚醒)是處理效率的目標。通常，實施 外部電力及高速充電電路以改善從待命模式到活動模式的切換速度。
發明內容
這里介紹一種用于將包括一個或多個η溝道晶體管及一個或多個ρ溝道晶體管的 數字電路(諸如，存儲電路)從背柵偏置待命模式快速且高效地切換到活動模式的新方法。在一方面中，提供一種數字電路，其包括半導體襯底、至少一個η溝道晶體管、及 至少一個P溝道晶體管。所述至少一個η溝道晶體管具有至少部分地布置在該半導體襯底 中的至少一個P型井中的柵極、漏極及源極，且所述至少一個P溝道晶體管具有至少部分地 布置在該半導體襯底中的至少一個η型井中的柵極、漏極及源極。該數字電路還包括背柵 控制電路，其電耦接至所述至少一個P型井及所述至少一個η型井，以通過將電荷從所述至 少一個η型井分流至所述至少一個ρ型井而部分地促進將所述至少一個η溝道晶體管及所 述至少一個ρ溝道晶體管從待命模式轉變到活動模式。在另一方面中，提供一種將數字電路從背柵偏置待命模式轉變到活動模式的方 法。該方法包括在該數字電路的半導體襯底中將電荷從至少一個η型井分流至至少一個 P型井，該數字電路包括具有至少部分地布置在所述至少一個η型井內的柵極、漏極及源極 的至少一個P溝道晶體管、具有至少部分地布置在所述至少一個P型井內的柵極、漏極及源 極的至少一個η溝道晶體管；監測所述至少一個η型井及所述至少一個ρ型井中的至少一 個井的井電壓；及當所監測的井電壓達到指示所述至少一個P溝道晶體管或所述至少一個 η溝道晶體管從背柵偏置待命模式到活動模式的轉變的定義的閾值電壓時，停止電荷從所 述至少一個η型井到所述至少一個ρ型井的分流。在又一方面中，提供一種制造數字電路的方法，該方法包括獲得半導體襯底；將至少一個P型井布置在該半導體襯底中，且將至少一個η型井布置在該半導體襯底中；提供 具有至少部分地布置在所述至少一個P型井中的柵極、漏極及源極的至少一個η溝道晶體 管，且提供具有至少部分地布置在所述至少一個η型井中的柵極、漏極及源極的至少一個P 溝道晶體管；及提供背柵控制電路，其電耦接至所述至少一個P型井及所述至少一個η型 井，以通過將電荷從所述至少一個η型井分流至所述至少一個ρ型井而促進所述至少一個 η溝道晶體管及所述至少一個ρ溝道晶體管從待命模式到活動模式的轉變。另外，通過本發明的技術來實現額外的特征及優勢。本發明的其他實施例及方面 在這里詳細描述且被視為所主張的本發明的一部分。
被視作本發明的主題在本說明書所附的權利要求中被特別指出及清楚地主張。本 發明的上述及其他目標、特征及優勢從結合附圖的以下詳細描述而顯而易見。圖IA是根據本發明的一方面的、包括要經受從待命模式到活動模式的轉變的一 個或多個η溝道晶體管及一個或多個P溝道晶體管的數字電路的一個實施例的部分截面正 視圖；圖IB是根據本發明的一方面的、圖IA的η溝道場效應晶體管(NFET)的示意描 繪；圖IC是根據本發明的一方面的、圖IA的ρ溝道場效應晶體管(PFET)的示意描 繪；圖2是數字集成電路芯片的一個實施例的示意圖，其具有用于使用外部電源來控 制該數字集成電路內的背柵電壓的背柵控制電路；圖3Α是根據本發明的一方面的、圖IA的數字電路的截面正視圖，其說明作為能夠 保持電荷的背柵電容器的晶體管至背柵體的視圖；圖;3Β是根據本發明的一方面的圖3Α的NFET至背柵體電容器的示意描繪；圖3C是根據本發明的一方面的圖3Α的PFET至背柵體電容器的示意描繪；圖4Α是數字電路及用于促進該數字電路的晶體管從待命模式到活動模式的轉變 的背柵控制電路的一個實施例的示意圖；圖4Β是圖4Α的數字電路及背柵控制電路實施例的更詳細描繪，其中，使用在該數 字電路外部的電源以提供快速背柵電壓轉變所需的大電流(在一個實施例中)，以達成從 待命模式到活動模式的快速數字電路轉變；圖5是根據本發明的一方面的、具有背柵控制電路的數字電路的替代實施例的示 意圖；圖6是根據本發明的一方面的、具有背柵控制電路的數字電路的更詳細的實施 例；圖7是根據本發明的一方面的、用于將數字電路的晶體管從背柵偏置待命模式轉 變到活動模式的處理的一個實施例的流程圖；以及圖8是根據本發明的一方面的、使用與圖5至圖7中所描繪的背柵電荷轉移方法 進行比較的圖4Α及圖4Β的外部供電轉變方法、從待命模式到活動模式的轉變時間的曲線 圖。
具體實施例方式在本發明的以下詳細描述中，參考附圖，所述附圖形成本文的一部分且在所述附 圖中僅以說明方式展示本發明的特定實施例。在附圖中，相似的標號遍及若干視圖而描述 基本類似的組件。足夠詳細地說明這些實施例以使得本領域的技術人員能夠實踐本發明。 在不違背本發明的范疇的情況下，可利用其他實施例且可進行結構、邏輯及電改變。本發明大體上涉及用于提高例如包括互補金屬氧化物硅(CM0Q晶體管的存儲電 路從待命模式到活動模式的切換速度的電路及方法。如這里所使用的，“活動模式”意味著 為了最大及標稱性能而控制電路狀況。在無背柵偏置的情況下給出標稱電源電壓，且時鐘 速度接近于最大規格。在活動模式中，在無背柵偏置的情況下，將η井維持在電源電壓，且 將P井維持在接地電壓。“待命模式”或“休眠模式”意味著為了在降低計算性能的情況下 的較低功耗而改變電路狀況。存在不同等級的待命模式，包括淺待命及深待命。在施加背 柵偏置的情況下，可實現比標稱電源更低。背柵偏置是一種較低功率操作技術。在待命模 式中，時鐘速度比最大規格低，且可接近于零，或自身為零。對于背柵偏置，η井電壓比電源 電壓高，且P井電壓比接地電壓低。“背柵偏置待命模式，，意味著使用背柵電壓控制而具有 降低的泄漏功耗和時鐘速度(及性能)的模式。電源電壓可與活動模式中的電源電壓相同 或比其低，且施加背柵電壓。時鐘速度較低，如同泄漏電流及性能一樣。可將背柵偏置待命 模式(或背柵偏置休眠模式)視作淺待命模式，使得可快速達成該模式。可通過使該域中 的所有數字電路斷電而獲得較深的待命模式。這將是一種用于節省電力的極端技術，且將 導致用以喚醒數字電路的較長時間。傳統上，CMOS數字電路(例如，經由三井CMOS工藝所制造的)包括η溝道場效應晶 體管(NFET)及ρ溝道場效應晶體管(PFET)，其中任一個可在使用背柵偏置的塊體(bulk) CMOS數字電路中被置在待命模式或休眠模式中。背柵指其中形成有NFET (或ρ溝道場效應 晶體管(PFET))的ρ型井(或η型井)。CMOS數字電路從背柵偏置待命模式到活動模式的 快速轉變是顯著問題。如下文進一步描述的，在一個方法中，可實施高速電荷轉移電路，以 提高從待命模式到活動模式的轉變速度。圖IA至圖IC描繪了根據本發明的一方面的、要經受從待命模式到活動模式的轉 變的概括地被表示為100的數字集成電路的一個示例。總體上參看附圖，數字電路100包 括半導體襯底110，其中，P型井(或ρ井)及η型井(或η井)從半導體襯底110的表面 111形成于其中。如所說明的，P型井120容納一個或多個η溝道晶體管125，其各自包括 源極126、漏極127及柵極堆(gate stack) 128。另外，背柵體觸點1 形成于ρ井120中， 以促進至該背柵體的電接觸。類似地，η型井130容納一個或多個ρ溝道晶體管135，其各 自包括至少部分地布置在該η型井內的源極136、漏極137及柵極138。另外，經由背柵體 觸點139進行至η井130的電接觸。圖IB及圖IC示意地說明圖IA的晶體管結構。圖2說明一種用于將數字集成電路從待命模式轉變到活動模式的方法。在圖2中， 數字電路210駐留在集成電路芯片200內，且包括一個或多個晶體管220。在一個實施例中， 晶體管220包括多個η溝道晶體管，所述多個η溝道晶體管被配置為實施例如存儲電路，如 靜態隨機存取存儲器(SRAM)。數字電路210電連接在電路電源VDDdit與接地GNDdit之間。 背柵控制電路230被提供在集成電路芯片200內，以用于監測及控制數字電路210的ρ井及η井內的背柵電壓。背柵控制電路230操作以調整井內的電壓電平，例如，調整晶體管的功耗(及器件 速度)，且因此，調整數字電路的功耗。當背柵控制電路230將非常快速地改變背柵電壓時， 可使用來自集成電路芯片200外部的源的大電流。此大電流(在一個示例中)由外部電源 電路240供應，該外部電源電路240包括背柵電源250，該背柵電源250包括背柵電壓供應 VDDk及背柵接地GNDBe。電源250經由適當布線251、252電耦接至背柵控制電路230。由 于從外部電源電路240轉移至背柵控制電路230且隨后至背柵體的電荷的大小，布線251 及252內的布線寄生效應可使電力轉移受限，因此限制數字電路210從例如待命模式到活 動模式的轉變速度。可將半導體襯底內的背柵體(即，ρ型井及η型井)視作與晶體管一起形成背柵電 容器。例如，共同地參看圖3Α至圖3C，電容器300形成于ρ井120與NFET 125的NFET源 極126之間，電容器301形成于NFET漏極127與ρ井120之間，且電容器302形成于NFET 柵極1 與ρ井120之間。這些背柵電容器在圖:3B中被示意地說明為獨立電容器，但也可 以在數字電路級別上被視作單個集總電容。類似地，電容器310形成于η井130與PFET源 極136之間，電容器311存在于n井130與PFET漏極137之間，且電容器312駐留在n井 130與數字電路100的PFET 135的PFET柵極138之間。在一個實施例中，數字電路100包 括分別布置在半導體襯底110內的一個或多個ρ井及η井中的多個NFET及多個PFET。如 上文所注，至P井120的電連接經由NFET背柵體觸點129，且至η井130的電連接經由PFET 背柵體連接139。在圖4Α及圖4Β中，說明數字電路400。數字電路400包括多個PFET及NFET晶體 管410，所述多個PFET及NFET晶體管410可包括一個或多個η溝道晶體管及一個或多個 P溝道晶體管。包括PFET背柵控制及NFET背柵控制的背柵控制電路420耦接至每個背柵 體，即，耦接至其中形成有η溝道晶體管及ρ溝道晶體管的ρ井及η井(如上文所描述的)。 背柵控制電路420耦接在電源421與接地422之間。在圖4Β的更詳細的實施例中，將數字電路400的晶體管描繪為將要從待命轉變到 活動模式等級的背柵電容。背柵控制電路420控制轉變過程。為了達成數字電路的快速背 柵轉變，可瞬間(即，在納秒量級的極短時段中)需要來自外部電源電路440的大電流(例 如，1至IOamp)，該外部電源電路440包括電源450及將該電源耦接至背柵控制電路420的 布線451、452。如上文所注，布線451、452內的寄生效應可產生瓶頸，其限制經由電力線供 應至背柵控制電路420以用于轉變數字電路的背柵電壓的浪涌電流(surge current)的 量。提供解耦電容器及較寬電力線可用以減輕這些寄生效應，但在用以將電荷從外部電源 轉移至數字電路中的布線中仍繼續存在瓶頸。圖5說明一種用以將數字電路從待命模式轉變到活動模式的替代方法。根據此方 法，NFET及PFET均用在數字電路內，且同時從背柵偏置待命模式轉變到活動模式。這可通 過在從待命模式到活動模式的轉變期間在η井中使用PFET背柵電荷以提高NFET背柵電壓 而達成，且在該轉變期間采用NFET背柵電荷以降低PFET背柵電壓。因此，轉變在此實施例 中在無需任何外部電源的情況下發生，其造成較快轉變。注意，對于本發明的實施，NFET的 數目與PFET的數目之間的一一對應并非必要，且僅為一示例。假設η井或PFET背柵經由 背柵控制電路而電連接，且假設P井或NFET背柵經由背柵控制電路而電連接。結果，n井及P井可各自被共同地視作大電容(如上文所解釋的)。圖5說明包括一個或多個η溝道晶體管及一個或多個P溝道晶體管的數字電路 500、及背柵控制電路520。另外，描繪了分流開關510，其用于在從待命模式到活動模式的 切換期間選擇性地將電荷從P溝道晶體管的η井分流至η溝道晶體管的P井。作為特定示 例，在背柵偏置待命模式中，η型井可處于1. 5伏特，且ρ型井可處于-0. 5伏特。因此，為 了從背柵偏置待命模式轉變到活動模式，電荷從η井轉移至ρ井，直至例如η井處于1. 0伏 特且P井處于0伏特為止，其使ρ溝道晶體管及η溝道晶體管均返回到活動模式。圖6說明包括數字電路600及背柵控制電路620的集成電路的更詳細的實施例。 在此實施例中，再次提供分流開關610，其用于在數字電路從背柵偏置待命模式到活動模式 的轉變期間選擇性地將電荷從例如η井分流至ρ井，所述η井及ρ井分別與數字電路的一 個或多個P溝道晶體管及一個或多個η溝道晶體管相關聯。在一個示例中，數字電路600 包括存儲電路，該存儲電路具有布置在一個或多個P井中的多個η溝道晶體管及布置在一 個或多個η井中的多個ρ溝道晶體管。如上文所描述，ρ井通過背柵控制電路而電互連，且 η井通過背柵控制電路而電互連，使得各自可被視作單個大電容。還提供第一控制開關611 及第二控制開關612，其將各個背柵控制電路620電連接至ρ井及η井。在一個實施例中， 背柵控制電路包括一個或多個PFET背柵控制器及一個或多個NFET背柵控制器。還說明了 外部電源640，其包括電源650及將電源650連接至背柵控制電路620的布線651、652。當 第一控制開關611及第二控制開關612閉合時，背柵控制電路620使用例如外部電源640 對背柵體提供精細等級的電壓控制。例如，當將數字電路600置于背柵偏置待命模式或休眠模式中時，也可使用外部 電源640。然而，如圖7中所說明的，根據本發明的一方面，當從背柵偏置待命模式轉變到活 動模式時，不使用外部電源。參看圖7，在一個實施例中，到活動模式的數字電路轉變通過斷開背柵控制電路的 控制開關(圖6的611、612)而開始(700)，藉此切斷外部電源，且閉合分流開關(圖6的 610)，這使得電荷在數字電路內從η井轉移至ρ井。背柵控制電路監測η井電壓及/或ρ 井電壓(720)，且判定是否已達到閾值電壓(730)。若為“否”，則背柵控制電路繼續監測背 柵電壓電平。一旦一個或多個井電壓達到預定義閾值電壓電平，則背柵控制電路斷開分流 開關且閉合控制器開關，從而使背柵控制電路能夠再次直接控制對背柵的電力供應，這完 成數字電路的晶體管到活動模式操作的轉變(750)。如上文所注，作為一個示例，在待命模式中，η井可處于1.5電壓電平，且ρ井可處 于-0.5電壓電平。因此，通過經由分流開關將電荷從η井分流至ρ井，直至例如η井達到 1. 0伏特的閾值電壓電平且/或ρ井達到0. 0伏特的閾值電壓電平為止，來達成喚醒。圖8是對外部供電喚醒方法與使用諸如這里所描述的背柵電荷轉移的喚醒方法 進行比較的曲線圖。如所說明的，使用背柵電荷轉移，η井及ρ井在使用外部供電喚醒方法 轉變背柵所需的時間的大約1/20中達到期望閾值電平，其中電流反沖(kiclcback)及電源 電阻限制電壓轉變的速度。另外，使用外部電源實行該轉變可由于反沖而造成局部電壓彈 跳，這可有損于存儲器完整性且損害具有電壓尖峰(voltage spike)的器件。這里所描述 的背柵電荷轉移方法有利地消除這些問題。盡管這里已經詳細地描繪及描述了優選實施例，但本領域的技術人員將顯而易見，可在不違背本發明的精神的情況下進行各種修改、添加、取代等，且因此，將這些修改、 添加、取代等視作在如以下權利要求書中所定義的本發明的范疇內。
權利要求
1.一種數字電路，其包括半導體襯底；至少一個η溝道晶體管，其具有至少部分地布置在所述半導體襯底中的至少一個ρ型 井中的柵極、漏極及源極；至少一個P溝道晶體管，其具有至少部分地布置在所述半導體襯底中的至少一個η型 井中的柵極、漏極及源極；以及背柵控制電路，其電耦接至所述至少一個P型井及所述至少一個η型井，以通過將電荷 從所述至少一個η型井分流至所述至少一個ρ型井而促進將所述至少一個η溝道晶體管及 所述至少一個P溝道晶體管從待命模式轉變到活動模式。
2.如權利要求1所述的數字電路，其中，所述背柵控制電路在不將電荷從所述至少一 個η型井排出至所述數字電路外部的電荷吸收器的情況下，且在不從所述數字電路外部的 電荷源增加所述至少一個P型井中的電荷的情況下，同時將所述至少一個η溝道晶體管及 所述至少一個P溝道晶體管從待命模式轉變到活動模式。
3.如權利要求1所述的數字電路，其中，所述背柵控制電路還包括至少一個電壓傳感 器，所述至少一個電壓傳感器耦接至所述至少一個P型井及所述至少一個η型井中的至少 一個井，以用于監測其井電壓，并且其中，當所述井電壓達到指示所述至少一個η溝道晶體 管或所述至少一個P溝道晶體管中的至少一個已轉變到活動模式的閾值電壓時，所述背柵 控制電路停止將電荷從所述至少一個η型井分流至所述至少一個P型井。
4.如權利要求3所述的數字電路，其中，正被監測的所述井電壓是所述至少一個η型井 的井電壓，且所述閾值電壓指示所述至少一個P溝道晶體管到活動模式的轉變，并且其中， 當所述至少一個η型井的井電壓降低至所述閾值電壓時，所述背柵控制電路停止電荷從所 述至少一個η型井到所述至少一個ρ型井的分流，或者，其中，正被監測的所述井電壓是所述至少一個P型井的井電壓，且所述閾值電壓 指示所述至少一個η溝道晶體管到活動模式的轉變，并且其中，當所述至少一個P型井的井 電壓升高至所述閾值電壓時，所述背柵控制電路停止電荷從所述至少一個η型井到所述至 少一個P型井的分流。
5.如權利要求1所述的數字電路，其還包括分流開關，所述分流開關電連接在所述至 少一個η型井與所述至少一個ρ型井之間，所述背柵控制電路耦接至所述分流開關，以用 于在促進所述至少一個η溝道晶體管及所述至少一個P溝道晶體管從待命模式到活動模 式的轉變時閉合所述分流開關，從而導致電荷從所述至少一個η型井到所述至少一個ρ型 井的分流；以及在所述至少一個η型井或所述至少一個ρ型井的井電壓達到指示所述至少 一個P溝道晶體管或所述至少一個η溝道晶體管到活動模式的轉變的閾值電壓時，斷開所 述分流開關。
6.如權利要求1所述的數字電路，其中，所述數字電路還包括至少部分地布置在所述 半導體襯底中的多個P型井中的多個η溝道晶體管、以及至少部分地布置在所述半導體襯 底中的多個η型井中的多個P溝道晶體管，其中，所述背柵控制電路電連接至所述多個P型 井且電連接至所述多個η型井，并且其中，所述背柵控制電路在未將所述多個P型井或所述 多個η型井耦接至外部電源的情況下，通過將電荷從所述多個η型井分流至所述多個ρ型 井而促進所述多個η溝道晶體管及所述多個P溝道晶體管從待命模式到活動模式的同時轉變，并且其中，所述待命模式是所述數字電路的背柵偏置待命模式，且使用存儲在所述數字 電路內的電荷來實現到活動模式的轉變。
7.一種將數字電路的晶體管從背柵偏置待命模式轉變到活動模式的方法，所述方法包括在所述數字電路的半導體襯底中，將電荷從至少一個η型井分流至至少一個P型井，所 述數字電路包括具有至少部分地布置在所述至少一個η型井內的柵極、漏極及源極的至少 一個P溝道晶體管、以及具有至少部分地布置在所述至少一個P型井內的柵極、漏極及源極 的至少一個η溝道晶體管；監測所述至少一個η型井及所述至少一個ρ型井中的至少一個井的井電壓；以及當所監測的井電壓達到指示所述至少一個P溝道晶體管或所述至少一個η溝道晶體管 到活動模式的轉變的定義的閾值電壓時，停止電荷從所述至少一個η型井到所述至少一個 P型井的分流。
8.如權利要求7所述的方法，其還包括使用所述數字電路內的背柵控制電路來控制 所述分流、監測及停止，其中，所述背柵控制電路在所述至少一個η型井未被耦接以將電荷 排出到所述數字電路外部的電荷吸收器、或者所述至少一個P型井未被耦接以從所述數字 電路外部的電荷源接收電荷的情況下，同時將所述至少一個P溝道晶體管及所述至少一個 η溝道晶體管從背柵偏置待命模式轉變到活動模式。
9.如權利要求7所述的方法，還包括在將電荷從所述至少一個η型井分流到所述至 少一個ρ型井之前，斷開至少一個控制開關，以使所述至少一個η型井或所述至少一個ρ 型井與所述數字電路外部的電荷源解耦，并且，一旦所述井電壓已達到指示所述至少一個P 溝道晶體管或所述至少一個η溝道晶體管從背柵偏置待命模式到活動模式的轉變的所定 義的閾值電壓，就閉合所述至少一個控制開關。
10.如權利要求7所述的方法，其中，所述監測包括使用耦接至所述至少一個井的至少 一個電壓傳感器，以用于監測其井電壓，并且其中，正被監測的所述井電壓是所述至少一個 η型井的井電壓，且所述閾值電壓指示所述至少一個ρ溝道晶體管到活動模式的轉變，所述 停止包括當所述至少一個η型井的井電壓降低至所述閾值電壓時，停止電荷從所述至少 一個η型井到所述至少一個ρ型井的分流，或者，其中，所述監測包括使用耦接至所述至少一個井的至少一個電壓傳感器，并且其 中，正被監測的所述井電壓是所述至少一個P型井的井電壓，且所述閾值電壓指示所述至 少一個η溝道晶體管到活動模式的轉變，且所述停止包括當所述至少一個ρ型井的井電壓 升高至所述閾值電壓時，停止電荷從所述至少一個η型井到所述至少一個ρ型井的分流。
11.如權利要求7所述的方法，其還包括使用所述數字電路內的背柵控制電路來控制 所述分流、監測及停止，所述背柵控制電路控制電連接在所述至少一個η型井與所述至少 一個P型井之間的分流開關，且所述分流包括閉合所述分流開關以將電荷從所述至少一個 η型井分流至所述至少一個ρ型井，且所述停止包括當所述至少一個井的井電壓達到指示 所述至少一個P溝道晶體管或所述至少一個η溝道晶體管到活動模式的轉變的所述閾值電 壓時，斷開所述分流開關。
12.如權利要求7所述的方法，其中，所述數字電路包括至少部分地布置在所述半導體 襯底中的多個P型井中的多個η溝道晶體管、以及至少部分地布置在所述半導體襯底中的多個η型井中的多個P溝道晶體管，并且其中，所述分流包括將電荷從所述多個η型井分 流至所述多個P型井，以在無需將所述多個η型井或所述多個ρ型井耦接至電源的情況下， 同時將所述多個P溝道晶體管及所述多個η溝道晶體管從待命模式轉變到活動模式，其中， 使用存儲在所述數字電路內的電荷來實現到活動模式的轉變。
13.—種制造數字電路的方法，所述方法包括獲得半導體襯底；將至少一個P型井布置在所述半導體襯底中，且將至少一個η型井布置在所述半導體 襯底中；提供具有至少部分地布置在所述至少一個P型井中的柵極、漏極及源極的至少一個η 溝道晶體管，且提供具有至少部分地布置在所述至少一個η型井中的柵極、漏極及源極的 至少一個P溝道晶體管；以及提供背柵控制電路，其電耦接至所述至少一個P型井及所述至少一個η型井，以通過將 電荷從所述至少一個η型井分流至所述至少一個ρ型井而促進所述至少一個η溝道晶體管 及所述至少一個P溝道晶體管從待命模式至活動模式的轉變。
14.如權利要求13所述的方法，其中，所述至少一個背柵控制電路被配置為在不將電 荷從所述至少一個η型井排出至所述數字電路外部的電荷吸收器的情況下、且在不從所述 數字電路外部的電荷源增加所述至少一個P型井中的電荷的情況下，同時將所述至少一個 η溝道晶體管及所述至少一個ρ溝道晶體管從背柵偏置待命模式轉變到活動模式。
15.如權利要求13所述的方法，其中，提供所述背柵控制電路還包括提供至少一個電 壓傳感器，所述至少一個電壓傳感器耦接至所述至少一個P型井及所述至少一個η型井中 的至少一個井，以用于監測其井電壓，并且其中，所述背柵控制電路被配置為在所述井電壓 達到指示所述至少一個η溝道晶體管或所述至少一個ρ溝道晶體管中的至少一個已轉變到 活動模式的閾值電壓時，停止電荷從所述至少一個η型井到所述至少一個ρ型井的分流。
全文摘要
本發明提供用于促進數字電路(500)從背柵偏置待命模式到活動模式的轉變的電路及方法。該數字電路(500)包括半導體襯底、至少部分地布置在該半導體襯底中的一個或多個p型井中的多個n溝道晶體管、至少部分地布置在該半導體襯底中的一個或多個n型井中的多個p溝道晶體管、及背柵控制電路(520)。該背柵控制電路(520)電耦接至p型井及n型井，以通過將電荷從n型井自動分流(510)至p型井直至達到指示所述晶體管從背柵偏置待命模式到活動模式的完全轉變的井電壓閾值為止，來促進所述多個n溝道晶體管及所述多個p溝道晶體管從背柵偏置待命模式到活動模式的轉變。
文檔編號H03K19/00GK102150367SQ200980134834
公開日2011年8月10日 申請日期2009年8月26日 優先權日2008年9月8日
發明者趙忠衍, 金大益, 金文柱, 金鐘海 申請人:國際商業機器公司