專利名稱：高速低功率鎖存器的制作方法
高速低功率鎖存器技術領域
本發明大體來說涉及電子裝置，且更具體地說涉及鎖存器。
技術背景
鎖存器為一可存儲一位的信息且可由時鐘信號或某一其它控制信號來控制的電 路。鎖存器可具有兩種操作模式追蹤模式及保持模式，所述模式可通過時鐘信號來選 擇。也可用其它名稱來指代這些操作模式。在追蹤模式期間(例如，當時鐘信號處于邏 輯高時)，鎖存器的輸出可跟隨輸入信號。舉例來說，當時鐘信號轉變到邏輯低時，鎖存 器可捕獲數據值。在保持模式期間(例如，當時鐘信號處于邏輯低時)，可保持所述捕獲 值且將其提供到鎖存器的輸出端。還可通過時鐘信號的低邏輯、上升沿或下降沿來觸發 鎖存器。
鎖存器常用于各種電路及應用中。舉例來說，鎖存器可用于分頻器中，分頻器 常用于接收器及發射器中。分頻器可從壓控振蕩器(VCO)接收VCO信號、將所述VCO 信號分頻為N分之一，且提供具有為所述VCO信號的頻率的1/N的頻率的分頻器信號， 其中N可為一整數或非整數值。因為VCO信號可具有高頻率，所以非常需要消耗低功 率的高速鎖存器。發明內容
本文中描述可用于各種電路及應用的高速低功率鎖存器。在一方面中，一高速 低功率鎖存器包括第一組、第二組及第三組晶體管。所述第一組晶體管基于一具有非軌 到軌或軌到軌電壓擺動的時鐘信號而為所述鎖存器選擇追蹤模式或保持模式。所述第二 組晶體管在所述追蹤模式期間基于輸入信號而捕獲數據值且提供輸出信號。所述第三組 晶體管在所述保持模式期間存儲所述數據值且提供所述輸出信號。所述輸入信號及輸出 信號具有軌到軌電壓擺動。所述時鐘信號及所述輸入信號及輸出信號可為差動信號。
在一設計中，所述第一組包括基于所述時鐘信號而啟用或停用的至少一個下拉 晶體管及/或至少一個上拉晶體管。在一設計中，所述第二組包括第一開關晶體管及第 二開關晶體管，其分別接收非反相輸入信號及反相輸入信號且分別提供反相輸出信號及 非反相輸出信號。所述第二組可包括額外的開關晶體管。在一設計中，所述第三組包括 耦合作為第一反相器的第一鎖存晶體管及第二鎖存晶體管和耦合作為第二反相器的第三 鎖存晶體管及第四鎖存晶體管。所述第一反相器與第二反相器交叉耦合。
在另一方面中，一分頻器包括串聯耦合的多個鎖存器。每一鎖存器接收一具有 非軌到軌電壓擺動的時鐘信號，且提供一具有軌到軌電壓擺動的輸出信號。所述多個鎖 存器對所述時鐘信號進行分頻，且提供一具有為所述時鐘信號的頻率的分數的頻率的分 頻器信號。
在又一方面中，一信號產生器包括至少一個鎖存器及一執行自動工作循環調整 的控制電路。所述至少一個鎖存器接收時鐘信號且產生輸出信號。所述控制電路感測一從所述輸出信號導出的反饋信號的工作循環。所述控制電路接著產生控制信號來調整所 述至少一個鎖存器的操作以獲得所述反饋信號的50%的工作循環。在一設計中，所述信 號產生器進一步包括一接收振蕩器信號且提供所述時鐘信號的偏壓電路。所述控制電路 提供一偏壓電壓作為所述控制信號，且所述時鐘信號具有一由所述偏壓電壓確定的直流 (DC)電平。可通過基于所述時鐘信號的DC電平而接通所述至少一個鎖存器中的至少一 個晶體管使其較強或較弱來調整所述工作循環。
下面將更詳細地描述本發明的各種方面及特征。
圖1展示本機振蕩器(LO)信號產生器的框圖。
圖2A及圖2B分別展示電流模式邏輯(CML)鎖存器及互補金屬氧化物半導體 (CMOS)靜態鎖存器的示意圖。
圖3A到圖3E展示高速低功率鎖存器的五種設計的示意圖。
圖4展示用于鎖存輸入信號的過程。
圖5展示具有自動工作循環調整的LO信號產生器的框圖。
圖6展示用于執行自動工作循環調整的過程。
圖7展示無線通信裝置的框圖。
具體實施方式
本文中所描述的高速低功率鎖存器可用于各種電路及應用。為清楚起見，下文 描述高速低功率鎖存器在分頻器中的示范性使用。
圖1展示可為接收器或發射器的一部分的LO信號產生器100的設計的框圖。在 LO信號產生器100內，VCO 110產生頻率為&的VCO信號。分頻器120對所述VCO信 號進行二分之一分頻且提供具有fc/2頻率的分頻器信號。在分頻器120內，電壓電平移 位器122接收所述VCO信號，使DC電平移位且/或改變所述VCO信號的振幅，且提供 時鐘信號。鎖存器1 與126串聯耦合。鎖存器124的數據輸入端耦合到鎖存器126的 反相數據輸出端，且其時鐘輸入端接收所述時鐘信號。鎖存器126的數據輸入端耦合到 鎖存器126的數據輸出端，其時鐘輸入端接收所述時鐘信號，且其數據輸出端提供所述 分頻器信號。驅動器(DRV) 130接收所述分頻器信號且將一 LO信號提供給混頻器140。 對于發射器，混頻器140用所述LO信號對基帶輸入信號進行升頻轉換且提供經升頻轉換 的輸出信號。對于接收器，混頻器140用所述LO信號對射頻(RF)輸入信號進行降頻轉 換且提供經降頻轉換的輸出信號。
例如圖1中的分頻器120的高速分頻器通常用于通信系統中且通常消耗大量功 率。在許多通信系統中，分頻器用于對VCO信號進行分頻且產生供混頻器使用的LO信 號，例如，如圖1所示。所述VCO信號通常具有非軌到軌電壓擺動，而所述LO信號 通常具有軌到軌電壓擺動。軌到軌電壓擺動指代在上限(Vdd)電源電壓與可為電路接地 (circuit ground)的下限(Vss)電源電壓之間的電壓擺動。非軌到軌電壓擺動指代在從Vdd 到Vss的范圍的一部分上的電壓擺動。
大部分常規鎖存器以相同的輸入及輸出電壓擺動操作。舉例來說，CML鎖存器接收非軌到軌時鐘信號且產生非軌到軌輸出信號。CMOS靜態鎖存器接收軌到軌時鐘信 號且產生軌到軌輸出信號。電壓電平移位器可用于將非軌到軌信號轉換成軌到軌信號。 舉例來說，電壓電平移位器可將非軌到軌VCO信號轉換成用于CMOS靜態鎖存器的軌到 軌時鐘信號，如圖1所示。或者，電壓電平移位器可將來自CML鎖存器的非軌到軌輸出 信號轉換成軌到軌分頻器信號(圖1中未圖示)。在任何情況下，電壓電平移位器通常消 耗大量功率，尤其在高頻率下。
圖2A展示可用于分頻器的CML鎖存器200的示意圖。在CML鎖存器200內， N溝道金屬氧化物半導體(NMOS)晶體管212及222的源極耦合到節點A且其柵極分別 耦合到時鐘(CLK)輸入端及反相時鐘(CLKB)輸入端。電流源210耦合在節點A與電 路接地之間。
NMOS晶體管214及216的源極耦合到NMOS晶體管212的漏極，其柵極分別 耦合到數據(D)輸入端及反相數據(萬)輸入端，且其漏極分別耦合到反相數據(。)輸出 端及數據(Q)輸出端。NMOS晶體管2 及226的源極耦合到NMOS晶體管222的漏 極，其柵極分別耦合到Q輸出端及。輸出端，且其漏極分別耦合到&輸出端及Q輸出端。 電阻器218耦合在Vdd電源與。輸出端之間，且電阻器2 耦合在Vdd電源與Q輸出端之 間。
CML鎖存器200操作如下。在追蹤模式下，NMOS晶體管212接通，NMOS晶 體管222斷開，且Q及^輸出端處的電壓由D及萬輸入端上的差動輸入信號來確定。在 保持模式下，NMOS晶體管212斷開，NMOS晶體管222接通，且NMOS晶體管2 及 226維持Q及&輸出端處的電壓。電流源210在任何給定時刻為NMOS晶體管214及216 或NMOS晶體管2M及2 提供偏壓電流。CML鎖存器200因此一直消耗功率。CML 鎖存器200的CLK及CLKB輸入端處的差動時鐘信號、D及D輸入端處的差動輸入信號 及Q及。輸出端處的差動輸出信號為非軌到軌信號。舉例來說，在1.3伏特(V)的電源 電壓下，時鐘信號可介于0.3V到1.0V之間，且輸入信號及輸出信號可介于0.8V到1.3V 之間。
CML鎖存器200具有若干缺點。首先，CML鎖存器200接受非軌到軌時鐘信 號且提供非軌到軌輸出信號。需要電壓電平移位器以將所述非軌到軌輸出信號轉換成軌 到軌輸出信號。其次，CML鎖存器200為實現良好性能而消耗高功率。
圖2B展示也可用于分頻器的CMOS靜態鎖存器250的示意圖。在CMOS靜態 鎖存器250內，NMOS晶體管252的源極耦合到電路接地且其柵極耦合到時鐘輸入端。 NMOS晶體管254的源極耦合到NMOS晶體管252的漏極，其柵極耦合到數據輸入端， 且其漏極耦合到數據輸出端。P溝道MOS (PMOS)晶體管256的柵極耦合到數據輸入端 且其漏極耦合到數據輸出端。PMOS晶體管258的源極耦合到Vdd電源，其柵極耦合到 反相時鐘輸入端，且其漏極耦合到PMOS晶體管256的源極。
CMOS靜態鎖存器250操作如下。在追蹤模式下，MOS晶體管252及258接 通，且Q輸出端處的輸出信號由D輸入端處的輸入信號來確定。在保持模式下，MOS 晶體管252及258斷開，且輸出信號由Q輸出端處的電容性負載來維持。歸因于電容性 負載中的漏電流，CMOS靜態鎖存器250可能不能在低頻率下操作。9
CMOS靜態鎖存器250具有若干缺點。首先，CMOS靜態鎖存器250接受軌到 軌時鐘信號。需要電壓電平移位器以將非軌到軌VCO信號轉換成軌到軌時鐘信號，如圖 1所示。其次，CMOS靜態鎖存器250產生單端輸出信號，且一些應用需要差動輸出信 號。
在一方面中，本文中描述可接受非軌到軌或軌到軌時鐘信號且提供軌到軌差動 輸出信號的高速低功率鎖存器。這些鎖存器不需要電壓電平移位器。下文描述高速低功 率鎖存器的若干設計。
圖3A展示高速低功率鎖存器300的一設計的示意圖。在鎖存器300內，NMOS 晶體管MO 310的源極耦合到電路接地，其柵極耦合到CLK輸入端，且其漏極耦合到節點 X。NMOS晶體管M6 312的源極耦合到節點X，其柵極耦合到D輸入端，且其漏極耦合 到。輸出端。PMOS晶體管M7 314的源極耦合到節點Y，其柵極耦合到D輸入端，且其 漏極耦合到^輸出端。NMOS晶體管Μ8 322的源極耦合到節點5C，其柵極耦合到萬輸入 端，且其漏極耦合到Q輸出端。PMOS晶體管Μ9 3Μ的源極耦合到節點Y，其柵極耦 合到萬輸入端，且其漏極耦合到Q輸出端。PMOS晶體管Ml 350的源極耦合到Vdd電 源，其柵極耦合到CLKB輸入端，且其漏極耦合到節點Y。
NMOS晶體管Μ2332及PMOS晶體管Μ3334耦合作為反相器330，且其柵極耦 合在一起且耦合到Q輸出端，其漏極耦合在一起且耦合到&輸出端，且其源極分別耦合到 電路接地及Vdd電源。NMOS晶體管Μ4 342及PMOS晶體管Μ5 344耦合作為反相器 340，且其柵極耦合在一起且耦合到&輸出端，其漏極耦合在一起且耦合到Q輸出端，且 其源極分別耦合到電路接地及Vdd電源。反相器330及340交叉耦合，且每一反相器的 輸出端耦合到另一反相器的輸入端。
鎖存器300接收一由分別在CLK及CLKB輸入端處的非反相時鐘(Clockp)信號 及反相時鐘(Clockn)信號組成的差動時鐘信號。Clockp信號及Clockn信號也被稱為互 補時鐘信號。Clockp信號及Clockn信號可具有非軌到軌或軌到軌電壓擺動且還可具有相 同或不同DC電平。鎖存器300還接收一由分別在D及萬輸入端處的非反相輸入(Dinp) 信號及反相輸入(Dinn)信號組成的差動輸入信號。鎖存器300提供一由分別在Q及^輸 出端處的非反相輸出(Qoutp)信號及反相輸出(Qouta)信號組成的差動輸出信號。所述 互補輸入信號及所述互補輸出信號可具有軌到軌電壓擺動。
鎖存器300包括以下三組晶體管
·第一組下拉晶體管MO及上拉晶體管Ml ；
·第二組開關晶體管Μ6到Μ9 ；及
·第三組鎖存晶體管Μ2到Μ5。
鎖存器300操作如下。當CLK輸入在追蹤模式期間為高時，下拉晶體管MO及 上拉晶體管Ml接通且比鎖存晶體管Μ2到Μ5強。開關晶體管Μ6到Μ9根據D及萬輸 入端處的互補輸入信號而設定Q及^輸出端。所述鎖存晶體管將Q及^輸出端處的電壓放 大成軌到軌電平。Q及&輸出因此在追蹤模式期間追蹤D及萬輸入端上的電壓。當CLK 輸入從高轉變成低時，所述鎖存晶體管捕獲Q及。輸出端處的數據值。當CLK輸入在保 持模式期間為低時，下拉晶體管MO及上拉晶體管Ml部分斷開且比鎖存晶體管弱。所述鎖存晶體管接著根據所捕獲的數據值來維持Q及^輸出。
第一組下拉晶體管及上拉晶體管因此基于時鐘信號來控制鎖存器300是以追蹤 模式操作還是以保持模式操作。第二組開關晶體管在追蹤模式期間基于輸入信號而確定 鎖存器300的數據值。第三組鎖存晶體管在追蹤模式期間提供信號放大且在保持模式期 間存儲所述數據值。第二組開關晶體管在追蹤模式期間提供輸出信號，且第三組鎖存晶 體管在保持模式期間提供輸出信號。
圖3B展示高速低功率鎖存器302的一設計的示意圖。在鎖存器302內，MOS 晶體管310到344如上文關于圖3A所描述地耦合，且具有以下不同之處。PMOS晶體管 M1A314的柵極耦合到CLKB輸入端且其源極耦合到Vdd電源。PMOS晶體管MlB 324 的柵極耦合到CLKB輸入端且其源極耦合到Vdd電源。PMOS晶體管350在鎖存器302 中被省略。
鎖存器302包括以下三組晶體管
·第一組下拉晶體管MO及上拉晶體管MlA及MlB ；
·第二組開關晶體管M6及M8 ；及
·第三組鎖存晶體管M2到M5。
鎖存器302以與圖3A中的鎖存器300類似的方式操作。當CLK輸入在追蹤模 式期間為高時，下拉晶體管MO及上拉晶體管MlA及MlB接通且比鎖存晶體管M2到M5 強。Q及&輸出是由開關晶體管M6及M8根據D及萬輸入端處的互補輸入信號而設定且 由所述鎖存晶體管放大成軌到軌電平。當CLK輸入從高轉變成低時，所述鎖存晶體管捕 獲0及@輸出端處的數據值。當CLK輸入為低時，所述鎖存晶體管在保持模式期間根據 所捕獲的數據值來維持Q及^輸出。
圖3C展示高速低功率鎖存器304的一設計的示意圖。在鎖存器304內，MOS 晶體管312到350如上文關于圖3A所描述地耦合，且具有以下不同之處。NMOS晶體 管MOA 312及NMOS晶體管MOB 322的柵極耦合到CLK輸入端且其源極耦合到電路接 地。NMOS晶體管310在鎖存器304中被省略。
鎖存器304包括以下三組晶體管
·第一組下拉晶體管MOA及MOB及上拉晶體管Ml ；
·第二組開關晶體管M7及M9 ；及
·第三組鎖存晶體管M2到M5。
鎖存器304以與圖3A中的鎖存器300類似的方式操作。當CLK輸入在追蹤模 式期間為高時，下拉晶體管MOA及MOB及上拉晶體管Ml接通且比鎖存晶體管M2到M5 強。Q及^輸出是由開關晶體管Μ7及Μ9根據D及萬輸入端處的互補輸入信號而設定且 通過所述鎖存晶體管放大成軌到軌電平。當CLK輸入從高轉變成低時，所述鎖存晶體管 捕獲Q及&輸出端處的數據值。當CLK輸入為低時，所述鎖存晶體管在保持模式期間根 據所捕獲的數據值來維持Q及^輸出。
圖3D展示高速低功率鎖存器306的一設計的示意圖。除在鎖存器306中被省略 的PMOS晶體管3；34及；344以外，鎖存器306還包括圖3Β中的鎖存器302中的所有MOS晶體管。11
鎖存器306包括以下三組晶體管
·第一組下拉晶體管MO及上拉晶體管MlA及MlB ；
·第二組開關晶體管M6及M8 ；及
·第三組鎖存晶體管M2及M4。
鎖存器306以與圖3B中的鎖存器302類似的方式操作。在追蹤模式期間，鎖存 晶體管M2及M4可針對高到低轉變提供放大。在保持模式期間，所述鎖存晶體管根據所 捕獲的數據值來維持Q及^輸出。
圖3E展示高速低功率鎖存器308的一設計的示意圖。除在鎖存器308中被省略 的NMOS晶體管332及；342以外，鎖存器308還包括圖3B中的鎖存器302中的所有MOS晶體管。
鎖存器308包括以下三組晶體管
·第一組下拉晶體管MO及上拉晶體管MlA及MlB ；
·第二組開關晶體管M6及M8 ；及
·第三組鎖存晶體管M3及M5。
鎖存器308以與圖3B中的鎖存器302類似的方式操作。在追蹤模式期間，鎖存 晶體管M3及M5可針對低到高轉變提供放大。在保持模式期間，所述鎖存晶體管根據所 捕獲的數據值來維持Q輸出及&輸出。
圖3A到圖3E展示高速低功率鎖存器的五種實例設計。這些鎖存器可以高速度 及寬頻率范圍操作。開關晶體管M6到M9及鎖存晶體管M2到M5可像開關一樣操作且 可為小的MOS晶體管。此可接著減小Q及^輸出端處的寄生電容且允許所述鎖存器以 高頻率操作。這些鎖存器還可以低功率消耗放大非軌到軌時鐘信號且提供軌到軌數字信 號。這些鎖存器還可提供一可為一些應用所需的差動輸出信號。
本文中所描述的高速低功率鎖存器可用于各種電路及應用且非常適合實施于RF 集成電路(RFIC)上的分頻器。這些集成分頻器常常需要高速度但低功率。所述高速低 功率鎖存器可使分頻器能夠對非軌到軌時鐘信號進行分頻且放大所述時鐘信號。因此， 這些鎖存器可消除對用以放大非軌到軌時鐘信號以獲得軌到軌時鐘信號的電壓電平移位 器的需要。
圖4展示用于鎖存輸入信號的過程400的設計。可使用由具有非軌到軌或軌 到軌電壓擺動的時鐘信號控制的第一組晶體管為鎖存器選擇追蹤模式或保持模式(方框 412)。在追蹤模式期間可使用由具有軌到軌電壓擺動的輸入信號控制的第二組晶體管捕 獲所述鎖存器的數據值(方框414)。可在保持模式期間使用第三組晶體管存儲所述數據 值(方框416)。可在追蹤模式期間使用第二組晶體管且在保持模式期間使用第三組晶體 管提供具有軌到軌電壓擺動的輸出信號(方框418)。
在一設計中，所述第一組包括可針對追蹤模式而啟用或針對保持模式而停用的 至少一個下拉晶體管及/或至少一個上拉晶體管。在方框414的一設計中，可通過輸入 信號來開關所述第二組中的晶體管以在追蹤模式期間獲得輸出信號，且可在追蹤模式期 間使用所述第三組中的晶體管放大所述輸出信號。
來自鎖存器的輸出信號具有一工作循環，其為所述輸出信號在每一循環中處于 邏輯高的時間百分比。可希望具有一盡可能接近50%的工作循環。舉例來說，來自所述鎖存器的輸出信號可用于產生一 LO信號，且升頻轉換或降頻轉換性能可能會不利地受偏 離50%工作循環影響。
在圖3A到圖3E所示的設計中，追蹤模式期間的穩定時間可改變以便調整鎖存 器輸出信號的工作循環。可通過執行以下動作中的一者或一者以上來調整所述穩定時間 且因此調整工作循環
改變互補時鐘信號的DC電平，
·改變用于上拉晶體管Ml、MlA及MlB的Vdd電源電壓，
·改變用于鎖存晶體管M3及M5的Vdd電源電壓，
·改變用于鎖存晶體管M2及M4的Vss電源電壓，及
·改變用于下拉晶體管MO、MOA及MOB的Vss電源電壓。
為清楚起見，下文描述通過改變互補時鐘信號的DC電平對穩定時間及工作循環 的調整。追蹤模式期間的穩定時間視下拉晶體管MO及上拉晶體管Ml的強度(strength) 而定，所述強度又視這些晶體管的柵極處的偏壓電壓而定。柵極偏壓電壓可由互補時鐘 信號的DC電平來設定。因此，通過調諧提供給下拉晶體管及上拉晶體管的柵極的互補 時鐘信號的DC電平，可對應地調諧Q及&輸出端處的互補輸出信號的上升沿及下降沿。 舉例來說，如果增加DC電平，則下拉晶體管MO將變得較強，且互補輸出信號的下降沿 將變得較快，且工作循環將減小。如果減小DC電平，則情況相反。
在另一方面中，一來自鎖存器的輸出信號的工作循環可用反饋環路自動調整以 實現50%的工作循環。在一設計中，反饋環路感測一從輸出信號導出的反饋信號的工作 循環且產生偏壓電壓。時鐘信號的DC電平根據偏壓電壓而改變，以使得工作循環可經 調整為大約50%。
圖5展示具有自動工作循環調整的LO信號產生器500的一設計的框圖。在此 設計中，LO信號產生器500包括VCO 510、偏壓電路520、分頻器530、LO驅動器MO 及控制電路陽0。
VCO 510產生一由頻率為&的Voutp信號及Voutn信號組成的差動VCO信號。 偏壓電路520接收所述差動VCO信號且提供一由Clockp信號及Clockn信號組成的差動 時鐘信號。在偏壓電路520內，AC耦合電容器522及5 在第一端接收Vcnrip信號及 Voutn信號且在第二端提供Clockp信號及Clockn信號。電阻器5 及528的一端分別耦 合到電容器522及524的第二端，且另一端接收偏壓電壓Vbias。
分頻器530對時鐘信號進行二分之一分頻且提供一由頻率為f/2的Doutp信號及 Doutn信號組成的差動分頻器信號。分頻器530包括串聯耦合的兩個鎖存器532及534。 鎖存器532的CLK及CLKB輸入端分別接收Clockp信號及Clockn信號，且其D及萬輸入 端分別耦合到鎖存器534的。及Q輸出端。鎖存器534的CLK及CLKB輸入端分別接收 Clockn信號及Clockp信號，且其D及萬輸入端分別耦合到鎖存器532的Q及&輸出端。 鎖存器534分別在其Q及&輸出端提供Doutp信號及Douta信號。鎖存器532及534可 各自用圖3A中的鎖存器300、圖3B中的鎖存器302、圖3C中的鎖存器304、圖3D中的 鎖存器306或圖3E中的鎖存器308來實施。
LO驅動器540從分頻器530接收Doutp信號及Douta信號且提供由Loutp信號及Louta信號組成的差動LO信號。在LO驅動器MO內，反相器542及討4串聯耦合，其中反相器542的輸入端接收Doutp信號，且反相器M4的輸出端提供Loutp信號。反 相器546及548串聯耦合，其中反相器546的輸入端接收Douta信號，且反相器548的輸 出端提供Louta信號。
控制電路550感測一反饋信號的工作循環且產生偏壓電壓，以使得所述反饋信 號的工作循環為大約50%。一般來說，所述反饋信號可基于分頻器信號、LO信號等導 出。在圖5所示的設計中，P-MOS晶體管564及NMOS晶體管566的柵極耦合在一起 并接收所述反饋信號，且其漏極耦合在一起并耦合到節點Z。電流源562耦合在Vdd電 源與PMOS晶體管564的源極之間。電流源568耦合在NMOS晶體管566的源極與電路 接地之間。電容器570耦合在節點Z與電路接地之間。單位增益緩沖器572的非反相輸 入端耦合到節點Z，其反相輸入端耦合到其輸出端，且其輸出端提供偏壓電壓。
自動工作循環調整操作如下。電流源562提供來源電流(sourcing current) Ibias, 且電流源568提供下沉電流(sinking current) Ibias0如果工作循環為50 %，則電流源562 在半個循環中使電容器570充電，電流源568在另一半循環中使電容器570放電，且電容 器570在每一循環中具有零凈電荷。如果工作循環大于50%，則電流源562在一半以上 的循環中使電容器570充電，且電容器570在每一循環中具有凈正電荷。電容器570上的 電壓因此在工作循環大于50%時增加且在工作循環小于50%時減小。緩沖器572具有增 益一，且偏壓電壓等于電容器570上的電壓。當工作循環大于50%時，偏壓電壓增加。 較高的偏壓電壓使下拉晶體管較強，此縮短穩定時間且減小工作循環。當工作循環小于 50%時，情況相反。控制電路550因此改變偏壓電壓且因此改變Clockp信號及Clockn信 號的共模電壓，直到反饋信號具有50%的工作循環為止。
圖5展示用于基于反饋信號的所感測工作循環而產生偏壓電壓的控制電路550 的一設計。在另一設計中，反饋信號可經緩沖且耦合到低通濾波器，所述低通濾波器可 提供一具有與反饋信號的工作循環成比例的電壓的經濾波信號。比較器可接著將所述經 濾波信號與參考電壓比較且可基于比較結果產生偏壓電壓。偏壓電壓也可以其它方式產 生。可針對Clockp信號及Clockn信號兩者產生共用偏壓電壓，如圖5所示。或者，可 針對Clockp信號及Clockn信號產生不同偏壓電壓。
如上所提及，也可通過改變用于上拉晶體管或鎖存晶體管的Vdd電源電壓或通 過改變用于下拉晶體管或鎖存晶體管的Vss電源電壓來調整工作循環。控制電路可感測反 饋信號的工作循環且可相應地改變Vdd或Vss電源電壓。
圖6展示一用于執行自動工作循環調整的過程600的設計。可使用基于時鐘信 號而操作的至少一個鎖存器產生輸出信號(方框612)。可感測從所述輸出信號導出的反 饋信號的工作循環(方框614)。可產生控制信號來調整所述至少一個鎖存器的操作以獲 得所述反饋信號的50%的工作循環(方框616)。所述控制信號可包含偏壓電壓、電源電 壓等。在方框616的一設計中，電容器可在所述反饋信號的第一邏輯電平期間充電且在 所述反饋信號的第二邏輯電平期間放電。可基于電容器上的電壓產生偏壓電壓。在一設 計中，可基于來自所述控制信號的偏壓電壓來調整時鐘信號的DC電平(方框618)。在 其它設計中，可調整用于至少一個晶體管的上限或下限電源電壓。
使用所述至少一個鎖存器對所述時鐘信號進行分頻，且所述輸出信號可具有一 為所述時鐘信號的頻率的分數的頻率(方框620)。可基于所述輸出信號產生LO信號及所述反饋信號(方框622)。
本文中所描述的高速低功率鎖存器可用于各種系統及應用，例如通信、網絡連 接、計算等。下文描述鎖存器在無線通信裝置中的使用。
圖7展示一可用于無線通信的無線裝置700的框圖。無線裝置700可為蜂窩式 電話、個人數字助理(PDA)、終端、手持機、無線調制解調器、膝上型計算機等。無線 裝置700能夠經由發射路徑及接收路徑提供雙向通信。
在發射路徑中，數字處理器710可處理待發射的數據且將一個或一個以上碼 片流提供給收發器單元720。在收發器單元720內，一個或一個以上數-模轉換器 (DAC) 722可將所述一個或一個以上碼片流轉換成一個或一個以上模擬信號。所述模擬 信號可由濾波器7M濾波、由可變增益放大器(VGA) 726放大且由混頻器7 從基帶升頻 轉換成RF以產生經升頻轉換的信號。升頻轉換可基于一來自發射LO信號產生器730的 LO信號而執行。所述經升頻轉換的信號可由濾波器732濾波、由功率放大器(PA) 734放 大、經由雙工器(D) 736路由且經由天線740發射。
在接收路徑中，RF信號可由天線740接收、經由雙工器736路由、由低噪聲 放大器(LNA)744放大、由濾波器746濾波且由混頻器748用來自接收LO信號產生器 750的LO信號從RF降頻轉換成基帶。來自混頻器748的經降頻轉換的信號可由緩沖器 (BUF) 752緩沖、由濾波器7M濾波且由一個或一個以上模-數轉換器(ADC) 756數字化 以獲得一個或一個以上樣本流。可將所述樣本流提供給數字處理器710以便處理。
圖7展示一特定收發器設計。一般來說，每一路徑的信號調節可用放大器、濾 波器及混頻器的一個或一個以上級來執行。圖7展示可用于發射路徑及接收路徑上的信 號調節的一些電路塊。本文中所描述的高速低功率鎖存器可用于數字處理器710及/或 收發器單元720中。
在圖7所示的設計中，收發器單元720包括分別用于發射路徑及接收路徑的兩 個LO信號產生器730及750。LO信號產生器730及750可各自用圖5中的LO信號產 生器500或使用本文中所描述的高速低功率鎖存器的某一其它設計來實施。鎖相環路 (PLL) 760可從數字處理器710接收控制信息且為LO信號產生器730及750內的VCO提 供控制而產生處于適合頻率下的LO信號。
本文中所描述的高速低功率鎖存器可實施于IC、模擬IC、RFIC>混頻信號IC、 專用集成電路(A^tC)、印刷電路板(PCB)、電子裝置等上。所述高速低功率鎖存器也可 使用例如CMOS、NMOS> PMOS>雙極結型晶體管(BJT)、雙極CMOS (BiCOMS)、硅 鍺(SiGe)、砷化鎵(GaAs)等的各種IC工藝技術制造。
實施本文中所描述的高速低功率鎖存器的設備可為獨立裝置或可為較大裝置的 一部分。裝置可為ω獨立ic，( )可包括用于存儲數據及/或指令的存儲器ic的一組 一個或一個以上IC，(iii)例如RF接收器(RFR)或RF發射器/接收器(RTR)的RFIC， (iv)例如移動臺調制解調器(MSM)的AMC，(ν)可嵌入于其它裝置內的模塊，(vi)接 收器、蜂窩式電話、無線裝置、手持機或移動單元，(vii)等。
在一個或一個以上示范性設計中，所描述的功能可實施于硬件、軟件、固件或 其任何組合中。如果以軟件實施，則所述功能可作為一個或一個以上指令或代碼而在一 計算機可讀媒體上存儲或經由其發射。計算機可讀媒體包括計算機存儲媒體及通信媒體兩者，通信媒體包括促進將計算機程序從一處傳送到另一處的任何媒體。存儲媒體可為 可由計算機存取的任何可用媒體。借助于實例且非限制，所述計算機可讀媒體可包含 RAM、ROM、EEPROM, CD-ROM或其它光盤存儲裝置、磁盤存儲裝置或其它磁性存 儲裝置，或可用以載運或存儲呈指令或數據結構的形式的所要程序代碼且可由計算機存 取的任何其它媒體。又，可恰當地將任何連接稱作計算機可讀媒體。舉例來說，如果使 用同軸電纜、光纖電纜、雙絞線、數字用戶線(DSL)或例如紅外線、無線電及微波的無 線技術從網站、服務器或其它遠程源傳輸軟件，則同軸電纜、光纖電纜、雙絞線、DSL 或例如紅外線、無線電及微波的無線技術包括于媒體的定義中。如本文中所使用，磁盤 及光盤包括壓縮光盤(CD)、激光光盤、光學光盤、數字通用光盤(DVD)、軟性磁盤及 藍光光盤，其中磁盤通常以磁性方式再現數據，而光盤用激光以光學方式再現數據。以 上的組合也應包括于計算機可讀媒體的范圍內。
提供本發明的先前描述以使任何所屬領域的技術人員能夠制造或使用本發明。 對本發明的各種修改對所屬領域的技術人員來說將為顯而易見的，且本文中所界定的一 般原理可在不脫離本發明的范圍的情況下應用于其它變體。因此，本發明不希望限于本 文中所描述的實例及設計，而應符合與本文中所揭示的原理及新穎特征相一致的最廣范圍。
權利要求
1.一種設備，其包含第一組晶體管，其操作以基于具有非軌到軌或軌到軌電壓擺動的時鐘信號而為鎖存 器選擇追蹤模式或保持模式；第二組晶體管，其耦合到所述第一組晶體管且操作以在所述追蹤模式期間基于輸入 信號而捕獲數據值且提供輸出信號，所述輸入信號及輸出信號具有軌到軌電壓擺動；以 及第三組晶體管，其耦合到所述第二組晶體管且操作以在所述保持模式期間存儲所述 數據值且提供所述輸出信號。
2.根據權利要求1所述的設備，其中所述第一組晶體管操作以接收包含反相時鐘信號 及非反相時鐘信號的差動時鐘信號，其中所述第二組晶體管操作以接收包含反相輸入信 號及非反相輸入信號的差動輸入信號，且其中所述第二組晶體管及第三組晶體管操作以 提供包含反相輸出信號及非反相輸出信號的差動輸出信號。
3.根據權利要求2所述的設備，其中所述第一組晶體管包含基于所述非反相時鐘信號而啟用或停用的至少一個下拉晶體管。
4.根據權利要求2所述的設備，其中所述第一組晶體管包含 基于所述反相時鐘信號而啟用或停用的至少一個上拉晶體管。
5.根據權利要求2所述的設備，其中所述第二組晶體管包含第一晶體管，其操作以接收所述非反相輸入信號且提供所述反相輸出信號，以及 第二晶體管，其操作以接收所述反相輸入信號且提供所述非反相輸出信號。
6.根據權利要求6所述的設備，其中所述第二組晶體管進一步包含第三晶體管，其操作以接收所述非反相輸入信號且提供所述反相輸出信號，以及 第四晶體管，其操作以接收所述反相輸入信號且提供所述非反相輸出信號，所述第 一晶體管及第二晶體管包含N溝道金屬氧化物半導體(NMOS)晶體管，且所述第三晶體 管及第四晶體管包含P溝道金屬氧化物半導體(PMOS)晶體管。
7.根據權利要求2所述的設備，其中所述第三組晶體管包含第一晶體管，其操作以接收所述非反相輸出信號且提供所述反相輸出信號，以及 第二晶體管，其操作以接收所述反相輸出信號且提供所述非反相輸出信號。
8.根據權利要求7所述的設備，其中所述第三組晶體管進一步包含第三晶體管，其操作以接收所述非反相輸出信號且提供所述反相輸出信號，以及 第四晶體管，其操作以接收所述反相輸出信號且提供所述非反相輸出信號，所述 第一晶體管及第二晶體管包含N溝道金屬氧化物半導體(NMOS)晶體管，且所述第 三晶體管及第四晶體管包含P溝道金屬氧化物半導體(PMOS)晶體管。
9.根據權利要求8所述的設備，其中所述第一晶體管與第三晶體管形成第一反相器， 且所述第二晶體管與第四晶體管形成第二反相器，所述第一反相器與第二反相器交叉耦I=I O
10.根據權利要求1所述的設備，其中所述第一組中的所述晶體管在啟用時具有比所 述第三組中的所述晶體管強的驅動強度。
11.根據權利要求1所述的設備，其中所述第三組晶體管操作以在所述追蹤模式期間 提供放大。
12.—種集成電路，其包含第一組晶體管，其操作以基于具有非軌到軌或軌到軌電壓擺動的時鐘信號而為鎖存 器選擇追蹤模式或保持模式；第二組晶體管，其耦合到所述第一組晶體管且操作以在所述追蹤模式期間基于輸入 信號而捕獲數據值且提供輸出信號，所述輸入信號及輸出信號具有軌到軌電壓擺動；以 及第三組晶體管，其耦合到所述第二組晶體管且操作以在所述保持模式期間存儲所述 數據值且提供所述輸出信號。
13.根據權利要求12所述的集成電路，其中所述時鐘信號包含反相時鐘信號及非反相 時鐘信號，且其中所述第一組晶體管包含基于所述非反相時鐘信號而啟用或停用的至少一個下拉晶體管，以及 基于所述反相時鐘信號而啟用或停用的至少一個上拉晶體管。
14.根據權利要求12所述的集成電路，其中所述輸入信號包含反相輸入信號及非反相 輸入信號，其中所述輸出信號包含反相輸出信號及非反相輸出信號，且其中所述第二組 晶體管包含第一晶體管，其操作以接收所述非反相輸入信號且提供所述反相輸出信號，以及 第二晶體管，其操作以接收所述反相輸入信號且提供所述非反相輸出信號。
15.根據權利要求12所述的集成電路，其中所述輸入信號包含反相輸入信號及非反相 輸入信號，其中所述輸出信號包含反相輸出信號及非反相輸出信號，且其中所述第三組 晶體管包含第一 N溝道金屬氧化物半導體(NMOS)晶體管，其操作以接收所述非反相輸出信號 且提供所述反相輸出信號，第一 P溝道金屬氧化物半導體(PMOS)晶體管，其操作以接收所述非反相輸出信號 且提供所述反相輸出信號，第二 NMOS晶體管，其操作以接收所述反相輸出信號且提供所述非反相輸出信號，以及第二 PMOS晶體管，其操作以接收所述反相輸出信號且提供所述非反相輸出信號。
16.—種方法，其包含使用由具有非軌到軌或軌到軌電壓擺動的時鐘信號控制的第一組晶體管為鎖存器選 擇追蹤模式或保持模式；在所述追蹤模式期間使用由具有軌到軌電壓擺動的輸入信號控制的第二組晶體管捕 獲所述鎖存器的數據值；在所述保持模式期間使用第三組晶體管存儲所述數據值；以及 在所述追蹤模式期間使用所述第二組晶體管且在所述保持模式期間使用所述第三組 晶體管提供具有軌到軌電壓擺動的輸出信號。
17.根據權利要求16所述的方法，其中所述選擇所述追蹤模式或所述保持模式包含基 于所述時鐘信號而啟用或停用所述第一組中的至少一個下拉晶體管及至少一個上拉晶體 管。
18.根據權利要求16所述的方法，其中所述捕獲所述數據包含用所述輸入信號開關所述第二組中的所述晶體管以獲得輸出信號，以及用所述第三 組中的所述晶體管放大所述輸出信號。
19.一種設備，其包含用于基于具有非軌到軌或軌到軌電壓擺動的時鐘信號而為鎖存器選擇追蹤模式或保 持模式的裝置；用于基于具有軌到軌電壓擺動的輸入信號而在所述追蹤模式期間捕獲所述鎖存器的 數據值的裝置；用于在所述保持模式期間存儲所述數據值的裝置；以及用于提供具有軌到軌電壓擺動的輸出信號的裝置。
20.—種設備，其包含串聯耦合的多個鎖存器，每一鎖存器接收具有非軌到軌電壓擺動的時鐘信號且提供 具有軌到軌電壓擺動的輸出信號，所述多個鎖存器對所述時鐘信號進行分頻且提供具有 為所述時鐘信號的頻率的分數的頻率的分頻器信號。
21.根據權利要求20所述的設備，其中所述多個鎖存器包含兩個鎖存器，所述兩個鎖 存器串聯耦合且操作以對所述時鐘信號進行二分之一分頻且提供具有為所述時鐘信號的 所述頻率的一半的頻率的所述分頻器信號。
22.根據權利要求20所述的設備，其中所述多個鎖存器中的每一者操作以接收差動時 鐘信號及差動輸入信號且提供差動輸出信號。
23.—種設備，其包含至少一個鎖存器，其操作以接收時鐘信號且產生輸出信號；以及控制電路，其操作以感測從所述輸出信號導出的反饋信號的工作循環且產生控制信 號來調整所述至少一個鎖存器的操作以獲得所述反饋信號的50%的工作循環。
24.根據權利要求23所述的設備，其進一步包含偏壓電路，其操作以接收振蕩器信號且為所述至少一個鎖存器提供所述時鐘信號，其中所述控制信號包含偏壓電壓，且其中所述時鐘信號具有由所述偏壓電壓確 定的DC電平。
25.根據權利要求25所述的設備，其中所述控制電路包含電容器，其在所述反饋信號的第一邏輯電平期間充電且在所述反饋信號的第二邏輯 電平期間放電，所述電容器具有由所述反饋信號的所述工作循環確定的電壓，且所述偏 壓電壓是基于所述電容器上的所述電壓而產生。
26.根據權利要求M所述的設備，其中所述至少一個鎖存器中的每一者包含至少一個晶體管，其操作以接收所述時鐘信號，基于所述時鐘信號而接通及斷開， 且基于所述時鐘信號的所述DC電平而接通成較強或較弱。
27.根據權利要求23所述的設備，其中所述控制信號調整所述至少一個鎖存器中的至 少一個晶體管的上限電源電壓或下限電源電壓。
28.根據權利要求23所述的設備，其中所述至少一個鎖存器包含串聯耦合且操作以對 所述時鐘信號進行分頻的多個鎖存器，所述設備進一步包含驅動器，其操作以從所述多個鎖存器接收所述輸出信號且提供本機振蕩器(LO)信號 及所述反饋信號。
29.—種集成電路，其包含至少一個鎖存器，其操作以接收時鐘信號且產生輸出信號；以及 控制電路，其操作以感測從所述輸出信號導出的反饋信號的工作循環且產生控制信 號來調整所述至少一個鎖存器的操作以獲得所述反饋信號的50%的工作循環。
30.根據權利要求四所述的集成電路，其進一步包含偏壓電路，其操作以接收振蕩器信號且為所述至少一個鎖存器提供所述時鐘信號， 其中所述控制信號包含偏壓電壓，且其中所述時鐘信號具有由所述偏壓電壓確定的DC電 平。
31.根據權利要求30所述的集成電路，其中所述控制電路包含電容器，其在所述反饋信號的第一邏輯電平期間充電且在所述反饋信號的第二邏輯 電平期間放電，所述電容器具有由所述反饋信號的所述工作循環確定的電壓，且所述偏 壓電壓是基于所述電容器上的所述電壓而產生。
32.根據權利要求30所述的集成電路，其中所述至少一個鎖存器中的每一者包含 至少一個晶體管，其操作以接收所述時鐘信號，基于所述時鐘信號而接通及斷開，且基于所述時鐘信號的所述DC電平而接通成較強或較弱。
33.—種方法，其包含使用基于時鐘信號而操作的至少一個鎖存器產生輸出信號； 感測從所述輸出信號導出的反饋信號的工作循環；以及產生控制信號來調整所述至少一個鎖存器的操作以獲得所述反饋信號的50%的工作 循環。
34.根據權利要求33所述的方法，其進一步包含基于來自所述控制信號的偏壓電壓來調整所述時鐘信號的DC電平。
35.根據權利要求34所述的方法，其中所述產生所述控制信號包含 在所述反饋信號的第一邏輯電平期間使電容器充電，在所述反饋信號的第二邏輯電平期間使所述電容器放電，以及 基于所述電容器上的電壓來產生所述偏壓電壓。
36.根據權利要求33所述的方法，其進一步包含使用所述至少一個鎖存器對所述時鐘信號進行分頻以獲得具有為所述時鐘信號的頻 率的分數的頻率的輸出信號；以及基于所述輸出信號產生本機振蕩器(LO)信號及所述反饋信號。
37.—種設備，其包含用于基于時鐘信號而產生輸出信號的裝置； 用于感測從所述輸出信號導出的反饋信號的工作循環的裝置；以及 用于產生控制信號來調整所述用于產生所述輸出信號的裝置的操作以獲得所述反饋 信號的50%的工作循環的裝置。
38.根據權利要求37所述的設備，其進一步包含用于基于來自所述控制信號的偏壓電壓來調整所述時鐘信號的DC電平的裝置。
39.根據權利要求38所述的設備，其中所述用于產生所述控制信號的裝置包含 用于在所述反饋信號的第一邏輯電平期間使電容器充電的裝置，用于在所述反饋信號的第二邏輯電平期間使所述電容器放電的裝置，以及 用于基于所述電容器上的電壓來產生所述偏壓電壓的裝置。
全文摘要
本發明提供一種高速低功率鎖存器，其包括三組晶體管。第一組晶體管基于具有非軌到軌或軌到軌電壓擺動的時鐘信號而為所述鎖存器選擇追蹤模式或保持模式。第二組晶體管在所述追蹤模式期間基于輸入信號而捕獲數據值且提供輸出信號。第三組晶體管在所述保持模式期間存儲所述數據值且提供所述輸出信號。所述輸入信號及輸出信號具有軌到軌電壓擺動。在另一方面中，信號產生器包括至少一個鎖存器及一控制電路。所述鎖存器接收時鐘信號且產生輸出信號。所述控制電路感測從所述輸出信號導出的反饋信號的工作循環，且產生控制信號來調整所述鎖存器的操作以獲得所述反饋信號的50％的工作循環。
文檔編號H03K3/356GK102027678SQ200980116837
公開日2011年4月20日 申請日期2009年5月15日 優先權日2008年5月15日
發明者哈里什·穆塔利, 張昆 申請人:高通股份有限公司