專利名稱：多信號開關電路、電流開關單元電路、鎖存電路、電流相加型dac、和半導體集成電路、視頻 ...的制作方法
技術領域：
本發明涉及在多信號開關電路中用于防止設備誤匹配等導致的定時誤差，或在 使用本開關電路的D/A轉換器中在高速下也能得到良好的失真特性的對策。
背景技術：
現在，在半導體集成電路中，開關電路被用于多種用途。作為使用開關電路的 例子，有電流相加型D/A轉換器(以下稱為DAC)。圖7表示現有的電流相加型DAC的結構。在圖7中，1是開關電路，10是電流 開關單元，I是電流源，0是非反相輸出端子，NO是反相輸出端子。上述電流開關單元 10被并聯連接，其數量由位數決定。各上述電流開關單元10具有與電源電壓連接的上述 電流源I，和連接在上述電流源I、上述非反相輸出端子O和上述反相輸出端子NO間的 上述開關電路1。根據數字輸入值切換上述開關電路1，選擇使從上述電流源I輸出的電 流流入上述非反相輸出端子O還是流入上述反相輸出端子NO。這樣的結構記載于專利 文獻1。通過根據數字輸入值控制開關電路1，得到與數字輸入值對應的差動模擬輸出 值。大多在上述非反相輸出端子O和上述反相輸出端子NO上分別連接電阻，將輸出電 流轉換為電壓來使用。圖8(a)示出上述電流開關單元10的結構例。另外，圖8(b)示出上述電流開關 單元10的電流源I的內部結構。在圖8(a)和(b)中，S1 S2是開關，D1是第1控制 信號，D2是第2控制信號，vbiasl是第1偏壓，vbias2是第2偏壓，P1是電流源晶體 管，P2是柵-陰晶體管。上述電流源I由串聯連接的上述電流源晶體管P1和上述柵-陰 晶體管P2構成，在各柵極端子提供上述第1偏壓vbiasl、第2偏壓vbias2。上述開關電路1中，在上述電流源I與上述非反相輸出端子O之間連接有上述開 關S1，在上述電流源I與上述反相輸出端子NO之間連接有上述開關S2，上述開關S1由 上述第1控制信號D1驅動，上述開關S2由上述第2控制信號D2驅動。以上是電流開 關單元的結構。存在如下課題，即在上述開關電路1中，控制信號的切換定時是重要的，控制 信號的變化定時偏離所希望的定時成為故障或失真的原因。因此，為了不產生故障或失 真，設置用于控制開關電路1的開關控制電路。圖9(a)和圖9(b)示出用于控制這樣的 開關電路1的現有的開關控制電路的結構。在圖9(a)和圖9(b)中，IN1是第1輸入信號，IN2是第2輸入信號，D1是第 1控制信號，D2是第2控制信號，CLK是時鐘，2是開關控制電路，4是開關，5是反相 器(或緩沖器)，11a、lib是2輸入鎖存電路。上述第1輸入信號IN1和上述第2輸入
信號IN2構成差動信號。圖9(a)的開關控制電路2，如專利文獻2記載的那樣，按上述時鐘CLK同時開閉的2個上述開關4中分別被輸入輸入信號INI、IN2，上述開關4的輸出被依次傳輸到 上述2輸入鎖存電路11a、2個上述反相器5、上述2輸入鎖存電路lib。按照上述時鐘CLK控制上述開關4，使2個輸入信號INI、IN2的定時一致而輸 入到后續的電路。上述開關4僅在時鐘為“H”的期間將輸入信號INI、IN2輸入上述 2輸入鎖存電路11a，在時鐘為“L”的期間上述2輸入鎖存電路11a輸入為OPEN。因 此，第一個2輸入鎖存電路11a起到即使在輸入為OPEN時也保持信號的作用。用上述 反相器5緩沖所保持的信號，在上述2輸入鎖存電路lib鎖存最終的信號以不產生定時誤 差，從而輸出到開關電路1。另外，圖9(b)的開關控制電路2中，在上述2輸入鎖存電路11a的2個輸入端 子上分別連接Nch晶體管N1，與這些Nch晶體管N1串聯地連接由Nch晶體管構成的開 關4。上述開關4斷開時，輸入數據路徑無效，利用上述2輸入鎖存電路11a與輸入數據 無關地保持輸出數據。上述開關接通時，輸入數據路徑有效，因此與輸入相對地輸出反 轉信號。另外，圖9(a)所示的上述2輸入鎖存電路11(a)由2個反相器構成，各反相器構 成為將2個差動信號INI、IN2中的一個信號與輸入連接，將另一信號與輸出連接。這2 個反相器的輸入輸出相互反轉連接而構成鎖存電路。另外，作為鎖存電路的其他結構也 有如下結構，如圖10所示，用2個2輸入NAND電路，在NAND電路的2個輸入上分別 輸入差動輸入信號的1個和另一 NAND電路的輸出。接著，以圖9(a)的開關控制電路2為例說明鎖存電路11a的工作。在輸入到上述2輸入鎖存電路11a的2個信號INI、IN2變化時是差動信號， 因此，一方是“H” 一 “L”，另一方是“L” 一 “H”這樣變化。在此，應該 “H” 一 “L”變化的信號的定時比“L” 一 “H”變化的信號的定時延遲。于是，一
個反相器在輸出仍為“H”的狀態下輸入開始變為“H”。于是，反相器的輸出，即另 一方的信號因反相器而開始變為“L”。因此，2個差動輸入信號即使在輸入信號多少產 生定時偏差時，也能通過鎖存電路11a而以相同定時變化，防止定時誤差。其他電路例 的情況也進行同樣的工作，因此省略說明。如以上那樣，對于2個輸入信號(1對差動信號)，通過使用上述2個反相器的鎖 存電路，能夠使構成該差動信號的2個信號彼此的變化為同一定時，能夠很好地防止定 時誤差。接著，圖11(a)示出具有2對控制信號時的現有的開關控制電路的結構例。在該圖，D3是第3控制信號，D4是第4控制信號，NCLK是反相輸出時鐘，6” 是NAND電路。上述開關控制電路2具有4個上述NAND電路6”。4個上述NAND 電路6”分別將上述第1輸入信號IN1和上述時鐘CLK、上述第2輸入信號IN2和上述 時鐘CLK、上述第1輸入信號IN1和上述反轉時鐘NCLK、上述第2輸入信號IN2和上 述反轉時鐘NCLK作為輸入。各NAND電路6”的輸出由緩沖器5緩沖，成為第1 4 控制信號D1 D4。以上是現有的4輸入開關控制電路2的結構。在該4輸入開關控制電路2中，在上述時鐘CLK為“H”期間上述第1控制信 號D1、第2控制信號D2輸出差動信號，在上述時鐘CLK為“L”期間上述第3控制信 號D3、第4控制信號D4輸出差動信號。另外，在不輸出差動信號期間被復位。即，成
5為圖11(b)那樣的值。由該圖可知，在輸入3信號以上的多信號開關電路中，1對信號存在不輸出差動 信號的期間，因而并非始終差動工作。因此，存在如下課題，即對于差動輸入信號僅一 方信號反轉即可的現有的反相器型2輸入鎖存電路，不能用于防止3信號以上的輸入信號 的定時誤差，不能在3信號以上的多信號開關電路中有效防止定時誤差。接著，作為使用4輸入開關控制電路的例子，圖12(a) (c)示出用于電流相加 型DAC等的現有的電流開關單元電路的結構的例子。圖12(a)所示的開關電路1，在上述電流源I與上述非反相輸出端子0之間連接 有開關S1和S3，在上述電流源I與上述反相輸出端子NO之間連接有開關S2和S4，上 述開關S1由第1控制信號D1驅動，上述開關S2由第2控制信號D2驅動，上述開關S3 由第3控制信號D3驅動，上述開關S4由第4控制信號D4驅動。如圖8所示，通常，開關電路1能夠用1對開關來實現，圖12(a)所示的開關電 路1，具有開關SI、S2和開關S3、S4這2對開關。這2對開關S1 S4交替輸出差動 信號，不輸出差動信號期間復位，即兩方都為OFF。通過具有2對開關，按每個時鐘周 期使4個開關中相同數量的開關變為ON和OFF的狀態，在開關的公共節點即源極電壓上 產生的噪聲集中出現在采樣頻率付近。將該開關電路用于DAC時，噪聲成分在高頻側集 中，因此具有信號頻帶的噪聲變小的優點。將該結構稱為Differential quad-switching，記 載于非專利文獻1等中。但是，例如在接通的開關從例如開關S1切換為開關S3時，電流源I的電流從通 過開關S1流入非反相輸出端子0的狀態切換為通過開關S3流入非反相輸出端子0的狀 態。此時，開關S1從ON變為OFF的定時與開關S3從OFF變為ON的定時不完全一 致，從非反相輸出端子0輸出的電流過渡性地變動。但是，當接通的開關從開關S2切換 到關S4時，從反相輸出端子0來看的電流從零向零變化，不發生變動。這樣，存在從非 反相輸出端子0和反相輸出端子NO來看的噪聲成分的頻率具有數據依賴性這一課題。圖12(b)和圖12(c)示出上述電流開關單元電路10的其他例子。在該圖中，D5 是第5控制信號，D6是第6控制信號，S5、S6是開關，OR是復位輸出端子，la、lb是 電流源。圖12(b)具有2個電流源la、lb,在電流源la與非反相輸出端子0之間連接有 開關S1，在電流源la與反相輸出端子NO之間連接有開關S2，在電流源lb與非反相輸出 端子O之間連接有開關S3，在電流源lb與反相輸出端子NO之間連接有開關S4，在電流 源la與復位輸出端子OR之間連接有開關S5，在電流源lb與復位輸出端子OR之間連接 有開關S6。上述開關S1和S2，開關S3和S4分別交替輸出差動信號。在沒有輸出差動信 號期間，電流源I的電流被輸入到復位輸出端子OR。通過這樣的結構，與Differential quad-switching同樣地按每個時鐘使相同數量的開關變為ON和OFF的狀態。圖12(c)所示的電路，僅使用圖12(b)的一半。在開關SI、S2不輸出信號而電 流被輸出到復位輸出端子OR期間，DAC的輸出也為復位狀態。圖12 (b)和圖12 (c)如專利文獻3記載的那樣，均被稱為RTZ (Return-to-zero) 開關，與Differential quad-switching同樣，每次使相同數量的開關變為ON和OFF狀態。因此，開關的公共節點即源極電壓不產生數據依賴的噪聲，但從輸出側來看的噪聲存在 數據依賴性。現有技術文獻<專利文獻>專利文獻1 美國專利第7034733號說明書專利文獻2 美國專利第5689257號說明書專利文獻3 美國專利第6061010號說明書<非專利文獻>非專利文獻 1 IEEE journal OF SOLID-STATE CIRCUITS、VOL.37、 NO.10、OCTOBER 2002 "A Digital—to—Analog Converter Based on Differential Quad Switching” (Sungkyung Park@Seoul National University)
發明內容
如上所述，在現有的1對差動信號的開關電路中，在輸入信號與輸出信號之間 插入由2個反相器構成的鎖存電路，從而能夠有效地防止差動信號之間的定時誤差，但 是在3個信號以上的多信號開關電路中，存在不輸出差動信號的期間，因此無法使用由 上述那樣的2個反相器構成的鎖存電路，存在產生定時誤差這一缺陷。另外，在如圖12(a) 圖12(c)所示那樣的現有的電流開關單元電路中，作為公 共節點的源極電壓不產生數據依賴的噪聲，但是出現了在輸出側來看的噪聲成分存在數 據依賴的課題。本發明的第1目的在于，在3信號以上的多信號開關電路中，有效地防止這些信 號之間的定時誤差。另外，本發明的第2目的在于，在電流開關單元電路中，消除從作為公共節點 的源極電壓的輸出側來看的噪聲的數據依賴性，從而使該噪聲不受數據變化而具有均勻 頻率成分。為了達到上述第1目的，本發明的多信號開關電路采用如下結構，即具有3個以 上的控制信號，通過將3信號以上同時鎖存，防止控制信號間的定時誤差。并且，為了達到上述第2目的，本發明的電流開關單元電路，在多個輸入信號 端子與非反相輸出端子和反相輸出端子之間分別連接電容，在不產生電流路徑的變化導 致的噪聲時，使電容耦合導致的噪聲產生，或除了設置成對的信號輸出用開關外還另設 置成對的復位用開關，信號輸出用開關不被切換時切換復位用開關，而使公共源極電壓 的變動周期恒定，從而消除從公共源極電壓的輸出側來看的噪聲的數據依賴性。具體而言，本發明的多信號開關電路的特征在于具有N個開關元件，其中 N≥3,上述N個開關元件被輸入用于切換導通/非導通的N個控制信號，M個上述控制 信號相互控制變化的定時，其中3≤M≤N。由此，由于M個控制信號相互控制變化的定時，所以能夠有效防止輸入信號的 定時誤差產生。本發明的電流開關單元電路包括電流源電路、具有L對開關元件對的差動開關 電路、非反相輸出節點、以及反相輸出節點，其中L≥2，選擇使從上述電流源電路輸出的電流流入上述非反相輸出節點或反相輸出節點中的任意一個，該電流開關單元電路的 特征在于在控制與上述反相輸出節點連接的開關元件的L個控制信號和上述非反相輸 出節點之間分別連接L個電容，在控制與上述非反相輸出節點連接的開關元件的L個控制 信號和上述反相輸出節點之間分別連接L個電容。由此，預先設定電容值使得電流路徑的變化導致的噪聲的影響與電容耦合導致 的噪聲的影響相等時，從輸出側來看的噪聲、從作為公共節點的源極側來看的噪聲都不 依賴于數據而具有均勻的頻率成分。本發明的鎖存電路的特征在于具有M個信號，這M個信號分別反饋其他 (M-I)個信號，其中M23。由此，M個信號的變化定時相同，從而能夠防止這些信號定時誤差產生。本發明的電流開關單元電路的特征在于包括電流源電路、具有K對開關元 件對和復位用的復位開關元件的子開關電路、非反相輸出節點、反相輸出節點、復位輸 出節點，其中K21，上述開關元件對的任意一個和上述復位開關元件的任意一個同時導 通，將從上述電流源電路輸出的電流分流而流入上述非反相輸出節點或反相輸出節點的 任意一個以及復位輸出節點。由此，來自電流源電路的電流被分流而流入數據輸出用的開關元件對的任意一 個和復位開關元件對的任意一個，在數據變化時，數據輸出用的開關元件對切換，復位 開關元件對不切換，另一方面，在數據不變時，數據輸出用的開關元件對不切換，復位 開關元件對切換，因此，公共源極電壓的變動周期恒定。如上所述，根據本發明，在具有3個以上控制信號的開關電路中，能夠防止信 號間的定時誤差，在電流開關單元電路中，使公共源極電壓的變動周期恒定，從而能夠 消除從公共源極電壓的輸出側來看的噪聲的數據依賴性。
圖1(a)是表示本發明實施方式1中的多信號開關電路的整體結構的圖，圖1(b) 是表示該多信號開關電路具備的開關控制電路的內部結構的圖，圖1(c)是表示該開關控 制電路具備的4輸入鎖存電路的內部結構的圖，圖1(d)是表示該開關控制電路具備的其 他4輸入鎖存電路的內部結構的圖，圖1(e)是表示該開關控制電路的其他內部結構例的 圖。圖2 (a)是表示該開關控制電路的變形例的圖，圖1(b)是表示該開關控制電路具 備的3輸入鎖存電路的內部結構的圖。圖3是表示本發明實施方式2中的電流開關單元電路的結構的圖。圖4(a)是表示本發明實施方式3中的4輸入鎖存電路的內部結構的圖，圖4(b) 是表示該4輸入鎖存電路的具體例的圖。圖5是表示該4輸入鎖存電路的變形例的圖。圖6(a)是表示本發明實施方式4中的電流開關單元電路的結構的圖，圖6(b)是 表示該電流開關單元電路的變形例的圖。圖7是表示現有的電流相加型DAC的結構的圖。圖8(a)是表示現有的電流開關單元電路的結構例的圖，圖8(b)是表示該電流開關單元電路中包含的電流源的內部結構的圖。圖9(a)是表示現有的開關控制電路的結構例的圖，圖9(b)是表示該開關控制電 路其他結構例的圖。圖10是表示現有的2輸入鎖存電路的結構例的圖。圖11(a)是表示現有的4輸入開關控制電路的結構的圖，圖11(b)是說明來自該 4輸入開關控制電路的4個控制信號的輸出情況的圖。圖12(a)是表示現有的電流開關單元的結構的圖，圖12(b)是表示該電流開關單 元的其他結構的圖，圖12(c)是表示該電流開關單元的又一其他結構的圖。圖13是表示現有的Differential quad-switching型電流開關單元的結構的圖。附圖標記的說明INl第1輸入信號IN2第2輸入信號1N3第3輸入信號1N4第4輸入信號Dl 第1控制信號D2 第2控制信號D3 第3控制信號D4 第4控制信號D5 第5控制信號D6 第6控制信號CLK 時鐘NCLK 反轉時鐘1開關電路
2開關控制電路
34輸入鎖存電路
4開關
5反相器(緩沖器)
6邏輯電路
6，NOR電路
6，，NAND電路
7鎖存單位單元
93輸入鎖存電路
10電流開關單元
112輸入鎖存電路
I電流源
la、Ib電流源
O非反相輸出端子
NO反相輸出端子
OR復位輸出端子
ORl、2復位輸出端子Pl 電流源晶體管P2 柵-陰晶體管Nl 輸入晶體管Sl S6 開關Cl C4 電容vbiasl 第 1 偏壓vbias2 第 2 偏壓
具體實施例方式以下，參照附圖來說明本發明的實施方式。(實施方式1)圖1(a) 圖1(d)是表示本發明實施方式1中的多信號開關電路的圖。在該圖中，3a、3b是4輸入鎖存電路，6，是NOR電路，6”是NAND電路，
7是鎖存單位單元。如圖1 (a)的框圖所示，利用從開關控制電路2輸出的4個控制信號 Dl D4，驅動開關電路1內的開關。圖1 (b)表示上述開關控制電路2的內部結構，4個控制信號INl IN4分別被 輸入到按時鐘CLK同時開閉的4個開關4，上述4個開關4的輸出依次傳輸到4輸入鎖存 電路3a、上述反相器(or緩沖器)5、4輸入鎖存電路3b。上述4輸入鎖存電路3a由4個鎖存單位單元7構成，各上述鎖存單位單元7分別 具有NOR電路6’。在各NOR電路6’中，其輸出與上述輸入的4個控制信號INl IN4中的1個連接，與其輸出連接的信號以外的剩余3個信號作為輸入。另外，上述4輸 入鎖存電路3b由4個上述鎖存單位單元7構成，各上述鎖存單位單元7分別作為開關元 件具有NAND電路(邏輯電路)6”。在各NAND電路6”中，其輸出分別與4個輸入信 號INl IN4中的1個連接，與其輸出連接的信號以外的剩余3個信號作為輸入。使用 上述NAND電路6”，舉例示出取4個信號INl IN4中的1個為“L”、3個為“H” 時的情況，根據信號的組合選擇適當的邏輯電路。以上是本實施方式1中的多信號開關 電路的結構。接著，說明本實施方式1的工作。首先，說明圖1(b)的開關控制電路2。利用上述時鐘CLK控制上述4個開關 4，4個輸入信號INl IN4的變化定時一致，輸入到上述4輸入鎖存電路3a。僅在時鐘 為“H”的期間將輸入信號INl IN4輸入上述4輸入鎖存電路3a，在時鐘為“L”的 期間4輸入鎖存電路3a的輸入為OPEN。因此，該4輸入鎖存電路3a在輸入為OPEN時 也起到保持信號的作用。利用上述反相器5緩沖所保持的信號，用上述4輸入鎖存電路 3b鎖存最終的信號而輸出到開關電路1，使得該4信號INl IN4間不產生定時誤差。接著，圖1(e)示出開關控制電路2的另一結構例。該圖的開關控制電路2是如 下結構，在上述4輸入鎖存電路3b的4個輸入端子上分別連接由Nch晶體管構成的輸入 晶體管Ni，在這些輸入晶體管Nl上分別串聯連接由Nch晶體管構成的開關4。在圖1(c)的開關控制電路2中，預先進行定時設計，使得時鐘CLK為“L”期間輸入信號INl IN4變化。時鐘CLK為“L”期間，即使輸入信號INl IN4變化， 4個開關4也為OFF，因此，輸出信號不變。在此期間，用4輸入鎖存電路3b保持輸出 信號。在時鐘CLK為“L”期間輸入信號INl IN4變化的情況下，開關4為ON時， 在時鐘CLK從“L”變為“H”的定時輸入信號INl IN4為有效，輸出信號變化。這 樣，按時鐘CLK用上述4輸入鎖存電路3b鎖存同步的信號，輸出到開關電路1。在此，在具有4個輸入信號INl IN4的4輸入鎖存電路3b中，4輸入信號中一 定是僅有1個輸入信號為“L”，其他3個輸入信號為“H”，因此，即使要變為“L” 的輸入信號的定時比所希望的定時延遲，在其他3個輸入信號變為“H”時，由于NAND 電路6”的輸入3個都是“H”，所以與該NAND電路6”的輸出連接的輸入信號開始 變化為要取“L”。因此，4個輸入信號INl IN4間的定時的偏差，通過使用上述4輸 入鎖存電路3b而被可靠地消除。這樣，通過在具有4個輸入信號INl IN4的開關控制電路2中，插入同時控制 這4個輸入信號INl IN4的定時的4輸入鎖存電路3b，能夠防止產生輸入信號INl IN4的定時誤差。上述4輸入開關控制電路2，不僅能夠應對4輸入信號的情況，也能應對具有3 輸入信號或5輸入信號以上的情況。圖2示出用于3輸入信號的開關控制電路的具體例。 可以將3輸入組合為2組等來使用。這些能夠用于使用Differential quad-switching或RTZ switching的電流相加型 DAC等中。通過設置使用以上這樣的開關控制電路2的多信號開關電路，在具有3個以上輸 入信號的多信號開關電路中，能夠防止定時誤差。(實施方式2)圖3是示出本發明實施方式2中的電流開關單元電路的結構的一例的圖。在圖3中，用于電流相加型DAC等的電流開關單元電路10，正如用現有例說明 的那樣，由開關電路1選擇使從電源供給的電流源(電流源電路)1的電流流入非反相輸 出端子O還是流入反相輸出端子NO。上述開關電路1具有圖1(b)所示的開關控制電路 2，來自開關控制電路2的第1 第4控制信號Dl D4被輸入。該開關電路1是差動 開關電路，包括根據第1和第2控制信號Dl、D2工作的1對開關對(開關元件對)Si、 S2，和根據第3和第4控制信號D3、D4工作的另一對開關對(開關元件對)S3、S4。 上述開關電路1在圖3中僅示出1個，但在構成電流相加型DAC時，將該開關電路1作 為子開關電路，如圖7那樣并聯連接2個以上的子開關電路1。在上述電流開關單元電路10中做成如下結構，在非反相輸出端子O與第2和第 4控制信號D2、D4之間，以及反相輸出端子NO與第1和第3控制信號Dl、D3之間分 別連接有電容Cl C4。以上是本實施方式2中的電流開關單元電路的結構。接著，說明本實施方式2的工作。在開關電路1中，端子Dl與非反相輸出端子 O之間，以開關Sl的柵極-漏極間電容耦合，在端子D3與非反相輸出端子O之間，以 開關S3的柵極-漏極間電容耦合。例如，當接通的開關從開關Sl切換到開關S3時，開 關Sl的柵極-漏極間電容的一端Dl和開關S3的柵極-漏極間電容的一端D3變化，因 此，另一端的非反相輸出端子O也跟隨變化。因此，從非反相輸出端子O來看時，產生與端子Dl、D3的變動對應的噪聲。此時，與非反相輸出端子O連接的電容Cl、C3的 另一端D2、D4不變，因此，不產生由與電容Cl、C3的電容耦合導致的噪聲。另外， 導通的開關從開關S2切換為開關S4時，與非反相輸出端子O以開關的柵極_漏極間電容 耦合的Dl、D3不變，因此，不產生從非反相輸出端子O來看的開關的柵極-漏極間電容 導致的噪聲。但是，與非反相輸出端子O連接的上述電容Cl、C3的另一端D2、D4都 變動，因此，在非反相輸出端子O上產生通過上述電容Cl、C3的電容耦合導致的噪聲。 另外，接通的開關Sl — S4或S3 — S2等那樣變化的情況也同樣。因此，預先設定電容值使得開關的柵極-漏極間電容導致的噪聲的影響與電容 Cl C4導致的噪聲的影響相等時，從輸出側來看的噪聲、從作為公共節點的源極側來看 的噪聲都不依賴于數據而具有均勻的頻率成分。這樣，對于具有多對開關的多信號開關電路，通過在非反相輸出端子與反相輸 出側的多個信號間、和反相輸出端子與非反相輸出側的多個信號間插入電容，能夠使從 輸出側來看的噪聲為均勻的頻率。電容Cl C4也可以使用MOS電容。另夕卜，本實施方式中用Differential quad-switching電路進行了說明，但對于具有多對開關的RTZ (Return-to-zero) switching電
路也能適用。進而，也能適用于從接地供給電流并使用Nch晶體管而構成開關電路的電流開 關單元。圖13中作為例子示出這種情況下的Differential quad-switching型的電流開關單兀。利用以上這樣的結構，通過使從電流開關單元電路的輸出側來看的噪聲為均勻 頻率，能夠降低信號頻帶的噪聲成分。本實施方式中，作為電流開關單元電路10，說明了具有非反相輸出端子O和反 相輸出端子NO的電路，但如后所述，也可以做成具有復位輸出端子的結構(參照圖6)。(實施方式3)接著，說明本發明實施方式3。圖4和圖5示出本實施方式3中的4輸入鎖存電 路。在圖4(a)的4輸入鎖存電路3中，6是邏輯電路，與4個輸入信號對應地各設 置1個。各邏輯電路6將4個輸入信號中的3個輸入信號反饋給剩余的1個輸入信號。 即，4個輸入信號中的1個輸入信號與自己的邏輯電路6的輸出連接，剩余3個輸入信號 與自己的邏輯電路6的輸入連接。將其作為鎖存單位單元7，對各輸入信號進行反饋。 因此，如果是4輸入鎖存電路，則鎖存單位單元7需要4個。另外，此時，利用4個輸 入信號的相互關系，選擇適當的邏輯電路。例如，4輸入信號中必須僅有1個輸入信號為
“L”其他3個輸入信號為“H”這樣電路時，上述邏輯電路6如圖4(b)所示那樣采用 NAND電路6”即可。圖5還示出上述4輸入鎖存電路3的另一結構例。在該圖中，對4個輸入信號 設置4個NOR電路6’。在各NOR電路6’中，將1個輸入信號和其他3個NOR電路 6’的輸出輸入到自己O NOR電路6’。將其作為上述鎖存單位單元7，對4個輸入信 號的每一個各設置1個。該結構例，能夠用于4個輸入信號中必須僅有1個輸入信號為
“L”其他3個輸入信號為“H”這樣的電路的情況。在其他電路的情況下，邏輯電路6’根據4個輸入信號的關系適當選擇。以上是本實施方式3中的4輸入鎖存電路的結 構。接著，說明本實施方式3的工作。首先，說明圖4(b)的4輸入鎖存電路。在具有4個輸入信號的4輸入鎖存電路中，4輸入信號中必須僅有1個輸入信號 為“L”，其他3個輸入信號為“H”的結構的情況下，1個輸入信號為“L”時，其他 3個輸入信號為“H”值。在此，假設要變為“L”的輸入信號的定時比所希望的定時延 遲。但是，其他3個輸入信號變為“H”時，NAND電路6”的3個輸入均為“H”， 因此，與該NAND電路6”的輸出連接的輸入信號開始變化為要取“L”。取其他值時 也同樣變化。因此，4個輸入信號的定時的偏差，通過使用4輸入鎖存電路而被消除。 圖5也大致相同，因此省略說明。這樣，在具有4個輸入信號的4輸入鎖存電路中，通過將其他輸入信號反饋給各 輸入信號，能夠使定時一致。因此，采用圖4(a)、圖4(b)和圖5所示的鎖存電路作為圖 1(b)所示的開關控制電路1內的鎖存電路3b。舉例示出4輸入鎖存電路進行了說明，但本發明不僅能適用于4輸入信號的情 況，也同樣適用于具有3輸入信號或5輸入信號以上的情況，能夠用于實施方式1的開關 控制電路等。(實施方式4)接著，說明本發明實施方式4。圖6表示本實施方式4的電流開關單元電路。該電流開關單元電路10的特征在 于具有1對復位輸出端子OR1、OR2的結構，和在非反相輸出端子O、反相輸出端子NO 和上述1對復位輸出端子(復位輸出節點)0R1、OR2上分別連接電阻R的結構。即，圖6(a)所示的電流開關單元電路10具有開關電路1，該開關電路1具有與 圖1 (b)所示同樣的開關控制電路2，來自該開關控制電路2的第1 第4控制信號D1、 D2、D5、D6被輸入。該開關電路1包括根據第1和第2控制信號Dl、D2工作的1 對開關對(開關元件對)Si、S2，和根據第5和第6控制信號D5、D6工作的另1對開關 對(復位用的復位開關元件)S5、S6。并且，電流源I與非反相輸出端子O之間連接有 開關Si，電流源I與反相輸出端子NO之間連接有開關S2，電流源I與復位輸出端子ORl 之間連接有開關S5，電流源I與復位輸出端子OR2之間連接有開關S6。上述開關電路1，在圖6中僅示出1個，但在構成電流相加型DAC時，將該開關 電路1作為子開關電路，如圖7那樣并聯連接2個以上子開關電路1。具備這些多個子開 關電路1時，將1個以上的所定個子開關電路1作為1單位，構成具有圖1(b)的開關控 制電路2的多信號開關電路。接著，說明本實施方式的電流開關單元電路10的工作。電流開關單元電路10中，如用現有例示出的那樣，在數據切換時差動的2個開 關Si、S2切換，因此作為這些開關的公共節點的源極電壓變動，另一方面，在數據不切 換時，開關Si、S2不變，因此源極電壓不變。因此，僅用差動開關將在源極電壓上產生 數據依賴的噪聲。為了防止該噪聲的產生，具有復位用的2個開關S5、S6，該復位用開 關S5、S6也差動工作。S卩，數據變化時復位用開關S5、S6不切換，數據不變時復位用 開關S5、S6切換。因此，從電流源I輸出的電流分流而流入差動的2個開關Si、S2中任何一個導通狀態的開關，和差動的復位用的2個開關S5、S6中任何一個導通狀態的開 關。通過如上工作，源極電壓的變動周期變為恒定。另外，將從非反相輸出端子O和反相輸出端子NO輸出的電流用電阻R轉換成電 壓時，開關Si、S2、S5、S6的漏極-源極間電壓不同，由此，有可能輸出到非反相輸出 端子O或反相輸出端子NO的電流與輸出到復位輸出端子OR1、OR2中任一個的電流不 等。為了防止這種情況，在復位輸出端子OR1、OR2上連接電阻，以使開關Si、S2中 接通一方的漏極-源極間電壓與復位用開關S5、S6中接通一方的漏極-源極間電壓盡可 能相等。也可以代替該結構，而采用在復位輸出端子OR1、OR2雙方施加能夠減輕影響 的恒定電壓，在圖6(b)中施加接地電位的結構，或采用施加電源電壓或最大輸出值一半 的電壓值或最大輸出電壓的結構。還可以將施加于2個復位輸出端子OR1、OR2的恒定 電壓設為電位相互不同。這樣，通過具有多個復位用開關OR1、OR2，使開關的公共節點中的噪聲的頻 率成分均勻，另外，通過在復位輸出端子上連接電阻，或施加適當的電壓，即使在復位 用開關S5、S6和輸出信號用的開關Si、S2同時接通時，也能夠防止特性的惡化。本實施方式中，對于從接地供給電流并使用Nch晶體管而構成電流開關單元電 路的電流開關單元也同樣能夠適用。通過以上這樣的結構，能夠使電流開關單元電路的從開關公共節點來看的噪聲 為均勻頻率。本實施方式顯然可以合成在圖6(a)或圖6(b)結構上附加圖3的電容Cl C4的結構。工業上的可利用性如上所述，本發明具有能夠提高定時精度或改善失真的多信號開關電路，因 此，作為電流相加型DAC、具有其多信號開關電路的半導體集成電路、視頻設備，通信 設備是有用的。
權利要求
1.一種多信號開關電路，其特征在于 具有N個開關元件，其中N》，上述N個開關元件被輸入用于切換導通/非導通的N個控制信號， M個上述控制信號相互控制變化的定時，其中3SMSN。
2.根據權利要求1所述的多信號開關電路，其特征在于具備將上述M個控制信號同時鎖存的鎖存電路，相互進行定時控制。
3.根據權利要求2所述的多信號開關電路，其特征在于 上述鎖存電路由邏輯電路構成。
4.一種電流開關單元電路，用開關電路選擇從電流源輸出的電流要流經的路徑，其 特征在于上述開關電路是上述權利要求1 3的任意1項所述的多信號開關電路。
5.—種電流開關單元電路，包括電流源電路、具有L對開關元件對的差動開關電路、 非反相輸出節點、以及反相輸出節點，其中L》，上述電流開關單元電路選擇使從上述電流源電路輸出的電流流入上述非反相輸出節 點或反相輸出節點中的任意一個，上述電流開關單元電路的特征在于，上述差動開關電路是上述權利要求1 3的任意 1項所述的多信號開關電路。
6.根據權利要求5所述的電流開關單元電路，其特征在于上述L對開關元件對分別為任意一個開關元件在L周期導通一次，在剩余期間非 導通。
7.—種電流開關單元電路，包括電流源電路、具有K對開關元件對和復位用的復位 開關元件的開關電路、非反相輸出節點、反相輸出節點、復位輸出節點，其中KM，上述電流開關單元電路選擇使從電流源電路輸出的電流流入上述非反相輸出節點、 反相輸出節點和復位輸出節點中的任意一個，上述電流開關單元電路的特征在于，上述開關電路是上述權利要求1 3的任意1項 所述的多信號開關電路。
8.根據權利要求7所述的電流開關單元電路，其特征在于 上述K對開關元件對的任意一個與復位開關元件交替導通。
9.一種電流開關單元電路，包括電流源電路、具有K對開關元件對和復位用的復位 開關元件的子開關電路、非反相輸出節點、反相輸出節點、復位輸出節點，其中KM，將J個用于選擇使從上述電流源電路輸出的電流流入上述非反相輸出節點、反相輸出 節點、和復位輸出節點的任意一個的電路并聯連接，其中〉2，上述電流開關單元電路的特征在于上述子開關電路中的1個或P個子開關電路是上 述權利要求1 3的任意1項所述的多信號開關電路，其中2讓0。
10.根據權利要求9所述的電流開關單元電路，其特征在于上述KXJ對開關元件對分別為任意一個開關元件在KXJ周期導通一次， 在上述電流源電路不與非反相輸出節點和反相輸出節點連接時，復位開關元件導通O
11.根據權利要求9或10所述的電流開關單元電路，其特征在于上述J個子開關電路由2個以上的開關電路構成，1個以上的開關電路是上述權利要求1 3的任意1項所述的多信號開關電路。
12.一種電流相加型DAC，其特征在于使用上述權利要求1 3的任意1項所述的多信號開關電路或上述權利要求4 11 的任意1項所述的電流開關單元電路。
13.—種鎖存電路，其特征在于具有M個信號，這M個信號分別反饋其他(M-I) 個信號，其中M》。
14.根據權利要求13所述的鎖存電路，其特征在于具有M個信號和M個邏輯電路，其中M3，上述M個信號分別與對應的邏輯電路的輸出相連接，上述M個邏輯電路分別為與 輸出相連接的信號以外的(M-I)個信號被輸入到自己的邏輯電路的輸入。
15.根據權利要求13所述的鎖存電路，其特征在于具有M個信號和M個邏輯電路，其中M3，上述M個邏輯電路分別將其他的(M-I)個邏輯電路的輸出和1個信號作為輸入。
16.根據權利要求2或3所述的多信號開關電路，其特征在于使用上述權利要求13 15的任意1項所述的鎖存電路。
17.一種電流開關單元電路，其特征在于使用上述權利要求13 15的任意1項所述的鎖存電路或權利要求16所述的多信號 開關電路。
18.—種電流相加型DAC，其特征在于使用上述權利要求13 15的任意1項所述的鎖存電路或權利要求16所述的多信號 開關電路。
19.一種半導體集成電路，其特征在于安裝有上述權利要求1 3和16的任意1項所述的多信號開關電路、權利要求4 11 和17的任意1項所述的電流開關單元電路、權利要求12或18所述的電流相加型DAC、 或權利要求13 15的任意1項所述的鎖存電路。
20.—種視頻設備，其特征在于安裝有上述權利要求1 3和16的任意1項所述的多信號開關電路、權利要求4 11 和17的任意1項所述的電流開關單元電路、權利要求12或18所述的電流相加型DAC、 或權利要求13 15的任意1項所述的鎖存電路。
21.—種通信設備，其特征在于上述權利要求1 3和16的任意1項所述的多信號開關電路、權利要求4 11和17 的任意1項所述的電流開關單元電路、權利要求12或18所述的電流相加型DAC、或權利 要求13 15的任意1項所述的鎖存電路。
全文摘要
本發明提供一種多信號開關電路、電流開關單元電路、鎖存電路、電流相加型DAC、和半導體集成電路、視頻設備、通信設備。在使用4個輸入信號IN1～IN4的多信號開關電路中，配置4輸入鎖存電路(3b)。該4輸入鎖存電路(3b)，在上述4個信號IN1～IN4中的1個取“L”、3個取“H”時，由4個NAND電路(6”)構成。各NAND電路(6”)的輸出分別與上述4個輸入信號IN1～IN4中的1個連接，將與輸出連接的信號以外的剩余3個信號作為輸入。因此，即使在具有3個以上輸入信號的多信號開關電路中也能有效防止要輸出的多信號間的定時誤差。
文檔編號H03K3/037GK102017411SQ200980115309
公開日2011年4月13日 申請日期2009年4月6日 優先權日2008年4月30日
發明者德丸美智子, 生駒平治 申請人:松下電器產業株式會社