專利名稱：全數字鎖相回路中的相位-數字轉換器的制作方法
技術領域：
本發明涉及電子電路的領域。更特定來說，本發明涉及振蕩器和鎖相回路(PLL) 的領域。
背景技術：
相位和頻率控制振蕩器用于多種電子應用中以提供穩定受控的頻率參考。數字 裝置可使用頻率控制振蕩器作為用于計時的時鐘源，例如作為用于數字微處理器電路的時 鐘。模擬裝置可包括鎖相振蕩器作為本機振蕩器，其用于對射頻(RF)信號進行頻率轉換。 相位和頻率控制振蕩器可為固定頻率振蕩器或可為使用可編程頻率合成器實施的可調諧 振蕩器。用于數字裝置的頻率控制振蕩器可以數字方式實施，而用于模擬裝置的鎖相振蕩 器可專門使用模擬建置塊實施。然而，隨著數字電路的操作速度增大，使用數字建置塊實施 用于傳統模擬應用的鎖相振蕩器的至少若干部分變得更可行。數字電路的操作速度的改進中的一些可歸因于用于制造數字電路的工藝的改進。 縮小用于數字集成電路設計中的下伏晶體管的大小的工藝的改進與操作速度的改進有關。 CMOS電路可使用亞微米工藝實施，例如90nm、65nm、45nm或35nm工藝。用于CMOS電路中的電源電壓已連續減小，這部分地歸因于尺寸的減小且還部分 地歸因于減少由此類裝置所消耗的總功率的要求。在高級CMOS工藝(例如65nm)中，電源 電壓通常減小到約1. IV。在此低電壓下，例如運算放大器和電流反射鏡等常規模擬建置塊 不會較好地工作且難以設計。因此，常規模擬PLL難以用此工藝設計。另外，模擬PLL通常 需要大面積以實施濾波功能，而在65nm下，硅單位面積針對較大工藝比裸片面積更昂貴。數字過程的改進導致對實施例如PLL等傳統模擬電路的能力的較大約束。另外， 改進的數字過程使傳統模擬實施方案更昂貴。需要利用數字域中的工藝改進，同時最小化 對傳統上使用模擬建置塊實施的電路的不利效應。
發明內容
本文中描述一種相位_數字轉換器、全數字鎖相回路和具有全數字鎖相回路的設 備。所述相位-數字轉換器包括驅動時間-數字轉換器的相位-頻率轉換器。所述時間-數 字轉換器確定由所述相位_頻率轉換器所輸出的相位差的量值和正負號。所述時間_數字 轉換器利用分接式延遲線和循環反饋計數器以致使能夠測量回路追蹤過程所典型的小計 時差和回路獲取過程所典型的大計時差。所述分接式延遲線準許對參考周期的分數的測量 且通過減少對參考時鐘的速度的要求而致使所述相位_數字轉換器能夠以較低功率操作。PDC可采用參考時鐘(FREF)和分數N除法器輸出(NDIV)作為輸入，且可提供其相 位差的數字表示作為輸出。PDDC在每FREF邊沿更新輸出(其中除非有所規定，否則FREF邊 沿指代上升沿)，且在FREF邊沿之后的輸出對應于由相位_頻率檢測器所產生的UP-DOWN 信號對(其中涉及先前FREF邊沿)。如果UP-DOWN對延伸越過一個以上FREF循環(其將在FREF首先出現(即，開始所述對)的情況下發生，且NDIV邊沿不在下-FREF邊沿之 前出現)，那么相位差在FREF邊沿處分解成子分割以使得無UP-DOWN對比TREF(1/FREF) 長且每一子分割被視為單獨UP-DOWN對。PDC可提供作為計數器的輸出和來自分接式延 遲線的數字輸出。當計數器輸出(二進制編碼C<0:4>)非零時，延遲線輸出(溫度計編碼 (thermometer coded)D<047 可被忽略，因為這是大相位差(> 1. 5ns)的狀況，其是鎖 相回路的獲取周期所典型的且其中減小的準確性為可接受的。本發明的方面包括一種相位_數字轉換方法。所述方法包括基于參考時鐘和振 蕩器信號中的一者的較早到達邊沿起始第一脈沖；經由延遲線耦合第一脈沖；基于參考時 鐘和振蕩器信號中的一者的較遲到達邊沿確定轉換終止信號；以及基于第一脈沖的經由延 遲線的轉變確定在參考時鐘與振蕩器信號之間的相位差的數字值。本發明的方面包括一種相位-數字轉換方法。所述方法包括基于振蕩器信號的 轉變和參考時鐘的轉變產生至少一個相位-頻率檢測信號；基于所述至少一個相位-頻率 轉換信號產生信號脈沖；以及基于信號脈沖的經由延遲線的轉變產生相位差的數字值。本發明的方面包括一種相位-數字轉換方法。所述方法包括接收振蕩器信號；接 收參考時鐘；基于振蕩器信號的轉變和參考時鐘的轉變產生包括UP信號和DOWN信號的至 少一個相位_頻率檢測信號；基于UP信號和DOWN信號產生讀取信號；基于UP信號產生第 一信號脈沖；基于DOWN信號產生第二脈沖信號；將第一信號脈沖耦合到第一延遲線；將第 二脈沖信號耦合到第二延遲線；基于UP信號相對于DOWN信號的轉變對第一信號脈沖或第 二信號脈沖中的一者的經由其相應延遲線的全轉變的數目進行計數；以及基于第一信號脈 沖或第二信號脈沖中的一者的經由相應第一延遲線和第二延遲線的數目或部分轉變中的 至少一者確定相位差的數字值。本發明的方面包括一種相位_數字轉換器，所述相位_數字轉換器包括路徑選 擇多路復用器，其經配置以在第一輸入處接收參考時鐘信號并在第二輸入處接收振蕩器信 號，且進一步經配置以基于控制輸入信號輸出參考時鐘信號或振蕩器信號中的一者；第一 脈沖產生器，其具有耦合到路徑選擇多路復用器的輸出的觸發輸入；回路多路復用器，其經 配置以在第一輸入處接收脈沖產生器輸出并在第二輸入處接收經延遲脈沖信號，且經配置 以基于回路控制信號輸出脈沖產生器輸出或經延遲脈沖信號中的一者；延遲線，其耦合到 回路多路復用器的輸出且經配置以輸出經延遲脈沖信號，且進一步經配置以基于轉換終止 信號的接收而指示分數脈沖轉變；以及計數器，其經配置以對由延遲線所輸出的脈沖的數 目進行計數且經配置以基于轉換終止信號的接收而輸出所述數目。本發明的方面包括一種相位-數字轉換器，所述相位-數字轉換器包括第一信號 處理路徑，其經配置以基于脈沖的經由延遲線的分數轉變和脈沖的經由延遲線的若干全轉 變中的至少一者確定在振蕩器信號與參考時鐘之間的相位差的量值；以及正負號產生器， 其經配置以接收振蕩器信號和參考時鐘且經配置以確定相位差的正負號。本發明的方面包括一種相位-數字轉換器，所述相位-數字轉換器包括相位-頻 率檢測器，其經配置以基于振蕩器信號和參考時鐘產生UP信號和DOWN信號；脈沖產生器， 其耦合到相位_頻率檢測器且經配置以基于UP信號和DOWN信號中的一者產生脈沖信號； 分接式延遲線，其耦合到脈沖產生器；計數器，其經配置以基于延遲線的輸出而遞增；寄存 器，其耦合到分接式延遲線；以及讀取控制產生器，其經配置以基于UP信號和DOWN信號產
8生讀取信號，且經配置以將相位差的數字值鎖存于寄存器或計數器中的至少一者中。本發明的方面包括一種相位-數字轉換器，所述相位-數字轉換器包括用于基于 振蕩器信號的轉變和參考時鐘的轉變產生包括UP信號和DOWN信號的相位-頻率檢測信號 的裝置；用于基于UP信號和DOWN信號產生轉換開始信號和轉換停止信號的裝置；用于基 于UP信號和DOWN信號中的一者產生脈沖的裝置；耦合到所述用于產生脈沖的裝置的用于 延遲的裝置；耦合到所述用于延遲的裝置的輸出的用于計數的裝置；以及用于基于開始信 號和停止信號且進一步基于所述用于計數的裝置的輸出和脈沖的經由所述用于延遲的裝 置的分數轉變而將相位差的時間值轉換為數字值的裝置。本發明的方面包括一種全數字鎖相回路(ADPLL)。所述ADPLL包括數字控制振 蕩器(DCO)；數字除法器，其具有耦合到所述DCO的輸入和經配置以提供數字分割輸出信號 的輸出；相位_頻率檢測器，其具有耦合到參考振蕩器時鐘的第一輸入和耦合到數字除法 器的輸出的第二輸入，所述相位_頻率檢測器經配置以基于數字分割輸出信號和參考振蕩 器時鐘產生UP信號和DOWN信號；相位-數字轉換器，其具有接收UP信號的第一輸入、接 收DOWN信號的第二輸入和接收參考振蕩器時鐘的第三輸入，所述相位-數字轉換器經配置 以基于UP信號或DOWN信號中的一者產生脈沖信號且進一步經配置以基于脈沖信號的經 由延遲線的全轉變和脈沖的經由延遲線的部分轉變中的至少一者確定在數字分割輸出信 號與參考振蕩器時鐘之間的相位差的數字值；以及數字回路濾波器，其具有耦合到所述相 位_數字轉換器的輸出的輸入和耦合到所述DCO的控制輸入的輸出。
當結合圖式考慮時，本發明的實施例的特征、目的和優點將從下文所闡述的具體 實施方式變得更顯而易見，在所述圖式中相同元件帶有相同參考標號。圖1是具有全數字鎖相回路的無線通信裝置的一實施例的簡化功能框圖。圖2是全數字鎖相回路的簡化功能框圖。圖3A到圖3B是相位_頻率檢測器的實施例和正負號產生器的實施例的簡化功能 框圖。圖4A是時間_數字轉換器的一實施例的簡化功能框圖。圖4B是相位_數字轉換器的一實施例的簡化功能框圖。圖5是脈沖產生器的一實施例的簡化功能框圖。圖6是分接式延遲線的一實施例的簡化功能框圖。圖7是邊沿對準器的一實施例的簡化功能框圖。圖8是計數器的一實施例的簡化功能框圖。圖9是計數器的一替代實施例的簡化功能框圖。圖10是計數器清零產生器的一實施例的簡化示意圖。圖11是“Sel”控制信號產生器的一實施例的簡化示意圖。圖12是開始/停止產生器的一實施例的簡化示意圖。圖13A和圖13B說明用于Sel_l和Sel_2信號的產生器的實施例。圖14A和圖14B說明用于反饋控制信號的產生器的實施例。圖15是刷新控制產生器的一實施例的簡化示意圖。
圖16是相位_數字轉換的方法的一實施例的簡化流程圖。圖17是時間_數字轉換的方法的一實施例的簡化流程圖。
具體實施例方式本文中描述一種全數字鎖相回路(ADPLL)，其在具有減小硅面積和無芯片外組件 的數字電路中實施所有PLL功能。數字PLL可以低電源電壓工作。本文中所描述的相位-數 字轉換器(PDC)設計形成實現全數字PLL的主要操作塊。所提議的PDC將模擬相位信息轉換為數字字，所述數字字又可饋送到數字信號處 理器中。PDC操作以便以精細分辨率和高線性轉換輸入相位信息，尤其圍繞零相位轉變點。 歸因于裝置失配，PDC可以不同增益或偏移轉換正相位和負相位輸入。不同增益或偏移等 效于PDC轉換傳送功能中的非線性。此非線性使總PLL性能降級且操作以增大相位噪聲和 假信號(spurious)響應。具有PDC的所提議ADPLL以對稱拓撲解決非線性。本文中所描 述的PDC還覆蓋在PLL獲取和鎖定模式期間的廣泛相位輸入范圍。所提議的ADPLL和特定 來說本文中所描述的PDC支持廣泛相位輸入范圍，其通常通過實施有助于較小功率消耗額 外開銷的邊沿再循環計數器而在獲取期間出現。PDC可將相位信號的正負號與量值兩者轉換為數字字以用于數字信號處理且可用 于深亞微米工藝和低電源電壓中的全數字PLL中。所提議的PDC可將約為數十納秒的大相 位(寬脈沖)輸入與小相位(窄脈沖)輸入兩者降頻轉換為數十皮秒。需要對寬相位與窄 相位兩者的支持以支持不同的PLL操作條件(S卩，獲取和鎖定模式)。大相位輸入在無功率 消耗額外開銷的情況下由邊沿再循環計數器處理。PDC通過實施精細延遲線以處理小相位輸入且實施邊沿再循環計數器以處理大相 位輸入來處理大輸入相位信號與小輸入相位信號兩者。PDC即使在處理負相位輸入與正相 位輸入兩者時也通過具有用于基于振蕩器信號和參考時鐘所產生的UP信號和DOWN信號的 對稱拓撲實現高線性。對稱部分中的延遲失配通常將引入偏移但并非非線性。DFF(D觸發 器)中的延遲經測量且從結果減去。另外，例如脈沖產生和刷新控制等其它技術用于PDC 中以實現用于ADPLL的穩定狀態操作中的總體功能。確定精細與粗略相位-數字轉換以及執行線性的能力準許ADPLL和PDC實施于傳 統模擬配置中，例如通常需要比在用于數字微處理器應用的振蕩器中通常所需的性能高的 性能的RF應用。圖1是具有全數字鎖相回路的無線通信裝置100的一實施例的簡化功能框圖。無 線通信裝置100經實施為具有相異發射和接收處理路徑的收發器。發射處理路徑與接收處 理路徑中的每一者可實施且利用ADPLL作為本機振蕩器電路的一部分。相異的發射和接收 振蕩器準許全雙工操作，其中無線通信裝置100同時發射和接收信號。無線通信裝置100包括天線102，其可由發射處理路徑與接收處理路徑兩者共享。 天線102將所接收的無線信號耦合到雙工器110，所述雙工器110可經配置以將來自天線 102的接收信號耦合到接收操作路徑的剩余部分同時隔離接收路徑與發射信號。來自雙工 器110的接收輸出耦合到前端放大器120，其可為(例如)低噪聲放大器(LNA)。前端放大 器120通常操作以大體上支配總接收器噪聲度，且由此通常實施為具有IOdB到20dB增益 的LNA。來自前端放大器120的輸出耦合到接收RF濾波器122。
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接收RF濾波器122操作以通過消除或另外衰減所要接收RF操作頻帶之外的信號 來執行RF選擇。RF濾波器122可(例如)有助于鄰近信道抑制。來自接收RF濾波器122 的輸出可耦合到頻率轉換器(此處描繪為混頻器130)的RF輸入。到混頻器130的第二 輸入由本機振蕩器信號驅動，所述本機振蕩器信號可由大體上或完全實施于使用高級CMOS 工藝(例如，65nm工藝)制造的收發器集成電路180內的第一 ADPLL 154產生。來自混頻器130的輸出可為基帶信號，其耦合到操作以產生基帶信號的數字表示 的模/數轉換器132。數字基帶信號耦合到收發器集成電路180的接收輸入。收發器集成 電路180的接收輸入將數字基帶信號耦合到接收基帶處理器140以用于進一步處理。收發器集成電路180包括第一 ADPLL 154，其與第一頻率參考152結合操作以產 生第一振蕩器信號。第一振蕩器信號可用作用于接收頻率轉譯操作的本機振蕩器。從第一 ADPLL 154輸出的第一振蕩器信號可耦合到混頻器130的LO輸入以將接收信號頻率轉換到基帶。圖1中所說明的接收器實施例實施直接轉換技術，其中接收RF信號在單一頻率轉 換階段中轉換到基帶。當然，無線通信裝置100中的接收器不限于任何特定配置且可利用 直接轉換、超外差(super heterodyne)或某一其它配置。無線通信裝置100可包括互補發射器。發射器可包括在收發器集成電路180中的 信號產生部分，其大體上產生發射信號。發射基帶處理器160可經配置以與數據源(未圖 示)介接且可格式化數據以用于后續發射。發射基帶處理器160可經配置以(例如)將發射基帶信號提供到調制器170。調 制器170可經配置以將基帶信號直接調制到第二振蕩器信號上。調制器170可為(例如) 兩點調制器。第二 ADPLL 158結合第二頻率參考156可產生第二振蕩器信號，其可(例如)在 所要發射RF下。盡管第二頻率參考156經描繪為與第一頻率參考152相異，但第一 ADPLL 154與第二 ADPLL 158兩者可共享同一頻率參考(例如，第一頻率參考152)。第二 ADPLL 158可經配置以接受來自調制器170的調制信號且可將發射信號直接調制到第二振蕩器信 號上。來自第二 ADPLL 158的輸出可耦合到發射RF濾波器192，所述發射RF濾波器192 可操作以大體上消除可由第二 ADPLL 158所輸出的非所要產物，其包括假信號產物和諧 波。來自發射RF濾波器192的輸出耦合到發射放大器194，所述發射放大器194可替代地 稱為高功率放大器(ΗΡΑ)。發射放大器194可具有可變增益或可變增益級且可經配置以將 經調制的第二振蕩器信號放大到所要發射功率電平。來自發射放大器194的輸出耦合到雙 工器110的發射輸入，其中雙工器110耦合到天線102。收發器集成電路180可在在低電源電壓(例如，1. IV)上操作的高級亞微米CMOS 工藝中實施，且可完全在集成電路上實施第一 ADPLL 154和第二 ADPLL 158而不需要例如 芯片外被動裝置、芯片外模擬裝置或芯片外振蕩器等任何芯片外元件。相對地使用具有遠 大于相位-數字轉換器的相位分辨率的周期的頻率參考時鐘的能力準許ADPLL154和158 以相對低的電流消耗電平操作，相對低的電流消耗電平轉譯為相對低的功率消耗。圖2是全數字鎖相回路200的簡化功能框圖。圖2的ADPLL 200可為(例如)圖 1的無線通信裝置的第二 ADPLL，且可為圖1的無線通信裝置的第一 ADPLL(如果調制部分經省略或另外未使用)。ADPLL 200包括可變振蕩器，其可為數字控制振蕩器(DCO) 210，所述DCO 210的輸 出為來自ADPLL 200的相位和頻率控制輸出。來自DCO 210的輸出還耦合到除法器220， 其可為(例如)整數除法器或分數除法器。除法器220可經編程或另外控制以提供將DCO 210的輸出頻率調諧到所要頻率的分頻比(division ratio) 0除法器220的控制信號可 (例如)在基帶控制器或某一其它處理器(未圖示)處經確定。經分割輸出耦合到相位-數字轉換器(PDC) 230的輸入。可為(例如)晶體振蕩 器的參考振蕩器(未圖示)耦合到PDC 230的參考輸入。PDC 230包括耦合到時間-數字轉換器(TDC) 234的相位-頻率檢測器232。關于 其它圖更詳細地描述PDC 230。大體來說，PDC 230將參考振蕩器的相位與經分割輸出的相 位進行比較且提供指示相位差的數字值。來自PDC 230的輸出可經表示(例如)為正負號 和量值、為2的補數值或為某一其它數字格式。從PDC 230輸出的數字值耦合到可實施為 數字回路濾波器的回路濾波器240。來自回路濾波器240的輸出耦合到信號組合器250 (此 處描繪為信號求和器)的第一輸入。信號組合器250實施為調制電路的一部分且可從不需要調制的那些ADPLL 200配 置省略。來自組合器250的輸出耦合到DCO 210的控制輸入。調制電路經配置以實施兩點調制。兩點調制器260經配置以從發射數據源(未圖 示)接收例如發射基帶信號等發射信號。兩點調制器260處理發射信號且驅動ADPLL 200 中的閉合回路和開放回路調制輸入。兩點調制器260的輸出耦合到德耳塔_西格瑪(δ - Σ )調制器(DSM) 264，其驅動 分數除法器以實施ADPLL 200的閉合回路調制。兩點調制器260的輸出還驅動定標器262， 其驅動到組合器250的第二輸入以引入ADPLL 200輸出的開放回路調制。定標器262可經 配置以補償DCO 210的增益。然而，定標器262的值不需要與DCO 210的增益有關且可經 配置以提供結合兩點調制器260的輸出操作的增益以提供所要調制。圖3Α是耦合到正負號產生器320的相位-頻率檢測器232的一實施例的簡化功 能框圖。相位-頻率檢測器232可為(例如)圖2的ADPLL的相位-頻率檢測器。從正負 號產生器320輸出的正負號位可指示(例如)到相位-頻率檢測器232的除法器輸入領先 于還是滯后于來自參考振蕩器的參考時鐘。相位-頻率檢測器232可實施為UP/DOWN計數器控制器。盡管UP和DOWN輸出可 用于驅動到UP/DOWN計數器的相應輸入，但因此得名。盡管本文中描述為PDC的一部分的 時間_數字轉換器不利用UP和DOWN計數，但其可有助于參考PFD 232的輸出以作為UP和 DOWN輸出信號以準許對使用UP/D0WN計數器的實施方案的比較。當然，標記UP和DOWN為 任意的且PFD 232輸出可經標記為第一輸出和第二輸出或由某一其它有區別的名稱標記。PFD 232包括兩個D觸發器(DFF) 312和314，其具有耦合到D輸入中的每一者的 高輸入值Vdd。所述兩個DFF 312與314均經描述為經觸發的上升沿，但可經重新配置以利 用上升沿觸發器與下降沿觸發器的任何組合。PFD 232在到第一 DFF 312的時鐘輸入處從耦合到DCO的分頻器接收經分割信號 NDIV。第一 DFF 312對到Q輸出的Vdd值進行計時以在NDIV信號的上升沿處輸出有效高 DOWN信號。類似地，第二 DFF 314在時鐘輸入處接收參考時鐘FREF，且對到Q輸出的Vdd值進行計時以在FREF信號的上升沿處輸出有效高UP信號。兩輸入與門(AND gate) 318具有從第一 DFF 312耦合到Q輸出的第一輸入和從第 二 DFF 314耦合到Q輸出的第二輸入。與門318的輸出耦合到第一 DFF 312和第二 DFF314 的重設輸入。與門318操作以在每一 UP/DOWN對之后重設DFF 312與314兩者。正負號產生器320對來自PFD 232的UP和DOWN輸出以及FREF信號操作。然而， 正負號產生器320還可經重新配置以操作以使用NDIV信號。來自正負號產生器320的輸出指示哪一輸入(UP或DOWN)首先到達正負號產生器 320。來自PFD 232的DOWN輸出耦合到第一正負號DFF 322的D輸入，且來自PFD232的UP 輸出耦合到第一正負號DFF 322的時鐘。來自PFD 232的DOWN輸出由UP信號的上升沿取 樣以指示當前UP/D0WN對的正負號。UP/D0WN對的正負號由參考時鐘FREF所計時的第二正負號觸發器324讀取。來 自第二正負號DFF 324的Q輸出指示系統的正負號輸出。“正負號”輸出指示其中涉及先前 FREF邊沿的UP/D0WN對的正負號。使用“UP”對“DOWN”進行取樣的原因在于“UP”邊沿隨 每一 FREF邊沿而出現，而“DOWN”信號不具有此可預測性。如果UP/D0WN對的持續時間比 一個FREF周期長，那么不存在隨每一 FREF邊沿發生的“UP”邊沿。但在此情形下，屬于寬 相位差的每一 FREF周期的正負號與在當前相位差開始時的正負號相同。因此，第一正負號 DFF 322的輸出將為在每一 FREF邊沿處由第二正負號DFF 324讀取的正確正負號。圖3B是正負號產生器320的替代實施例，其不依賴于相位-頻率檢測器而是替代 地直接從到相位_數字轉換器的兩個輸入FREF和NDIV確定正負號。圖3B的正負號產生器320實施例包括D觸發器(DFF) 330和或門332。參考時鐘 信號FREF耦合到到DFF 330的D輸入。來自耦合到DCO的分頻器的經分割信號(NDIV)耦 合到DFF 330的反相D輸入(/D)。DFF 330的輸出指示正負號。參考時鐘信號FREF還耦合到邏輯或門332的第一輸入。經分割信號NDIV耦合到 邏輯或門332的第二輸入。來自或門332的輸出耦合到DFF 330的時鐘輸入。因此，FREF 或NDIV信號中的較早者對DFF 330進行計時。到DFF 330的輸入有效地作為差動輸入信 號操作，所述差動輸入信號在時鐘邊沿處的相位指示正負號。圖4A是時間-數字轉換器400的量值轉換器部分的一實施例的簡化功能框圖。量 值轉換器部分400可與圖3A的正負號產生器和PFD結合使用以實施例如圖2的相位-數字 轉換器等相位_數字轉換器。時間_數字轉換器的量值轉換器部分400可實施于(例如) 圖2的PDC內，以便促進具有低電流要求的ADPLL的實施且仍提供高相位分辨率。量值轉換器部分400包括對稱處理路徑，第一處理路徑由來自PFD的UP信號觸發 且第二處理路徑由來自PFD的DOWN信號觸發。來自第一處理路徑或第二處理路徑中的一 者的結果基于選擇處理而針對量值選擇。第一處理路徑包括第一控制多路復用器410-1，所述第一控制多路復用器410-1 用于初始化處理路徑。第一處理路徑包括刷新多路復用器412-1，其將UP信號或預定信號 中的一者選擇性地耦合到處理路徑。在圖4A的實施例中，刷新多路復用器412-1將低或零 值選擇性地耦合到處理路徑，以便刷新掉處理路徑的先前內容以確保處理路徑在已知狀態 下開始。在時間_數字轉換期間，刷新多路復用器412-1將UP信號耦合到處理路徑。來自刷新多路復用器412-1的輸出耦合到反饋控制多路復用器414-1的輸入，所述反饋控制多路復用器414-1操作以選擇性地反饋已橫穿處理路徑中的整個延遲的脈沖。 反饋控制多路復用器414-1最初選擇刷新多路復用器412-1輸出且在時間_數字轉換已完 成的情況下選擇反饋脈沖。來自控制多路復用器410-1的輸出耦合到脈沖產生器420-1的控制輸入。脈沖產 生器420-1的輸出耦合到邊沿對準器430-1，所述邊沿對準器430-1操作以大體上對準來自 脈沖產生器420-1的脈沖輸出的上升沿和下降沿的計時。邊沿對準器430-1經描繪為產生耦合到延遲線440-1的差動輸出。延遲線440_1 將預定固定延遲引入到由脈沖產生器420-1輸出且在邊沿對準器430-1中對準的脈沖信號。延遲線440-1可經配置為分接式延遲線，且分接式延遲線的每一分接頭可耦合到 第一路徑選擇多路復用器450。第一路徑選擇多路復用器450將第一處理路徑或第二處理 路徑差動分接式延遲線分接頭值中的一者選擇性地投送到提取寄存器460。提取寄存器 460的輸出表示經由延遲線的分數延遲。延遲線440-1可經配置以輸出單端經延遲脈沖信號。來自延遲線440-1的單端輸 出表示投送到反饋控制多路復用器414-1的第二輸入的反饋脈沖。來自延遲線440-1的單端輸出還耦合到第二路徑選擇多路復用器452，所述第二 路徑選擇多路復用器452將第一處理路徑或第二處理路徑中的一者選擇性地投送到計數 器啟用多路復用器454的輸入。計數器啟用多路復用器454將啟用信號輸出到計數器470， 所述計數器470操作以對脈沖的經由延遲線的全延遲轉變的數目進行計數。第二處理路徑大體上等同于第一處理路徑而配置。第二控制多路復用器410-2包 括第二刷新多路復用器412-2，其具有耦合PFD以接收DOWN信號的一個輸入和經配置以接 收低邏輯電平的第二輸入。第二刷新多路復用器412-2的輸出耦合到第二反饋控制多路復 用器414-2，所述第二反饋控制多路復用器414-2將來自第二刷新多路復用器412-2的輸出 或經延遲脈沖信號選擇性地耦合到其輸出。來自第二反饋控制多路復用器414-2的輸出耦合到第二脈沖產生器420-2的觸發 輸入。來自第二脈沖產生器420-2的脈沖輸出耦合到第二邊沿對準器430-2。第二邊沿對 準器430-2的輸出耦合到第二延遲線440-2。來自第二延遲線440-2的單端輸出反饋到第二反饋控制多路復用器414-2。第二 延遲線440-2中的分接頭耦合到第一路徑選擇多路復用器450的第二輸入。類似地，單端 延遲脈沖耦合到第二路徑選擇多路復用器452的第二輸入。在UP與DOWN兩者均變高(其指示UP-DOWN對的結束)之后，刷新信號在短周期 內變低，從而允許零進入延遲線中。此動作將延遲線清零且重設其以用于下一測量。反饋控制“FB-U_ctrl”用于輸入“UP”的電路分支且“FB_D_ctrl”用于輸入 “DOWN”的電路分支。無論哪一輸入(UP或DOWN)首先出現，其反饋控制信號均變高，從而允 許脈沖再循環。反饋控制信號在UP-DOWN對完成時變低。在第一路徑選擇多路復用器450的控制輸入處的Sel信號控制將讀取哪一延遲 線。如果UP在DOWN之前出現，那么UP輸入的延遲線的輸出連接到提取寄存器460，且如果 DOWN領先于UP則為相反方式。如果UP領先于DOWN，那么Sel_l控制信號允許FB-U穿過其控制的第二路徑選擇多路復用器452，且如果DOWN領先于UP則允許FB-D穿過其控制的第二路徑選擇多路復用 器 452。Sel_2信號隨由UP或DOWN中的較早者IUP-D0WNI所觸發的開始信號而變高，從而 允許選定延遲脈沖進入計數器470中。Sel_2信號變低，由此阻斷脈沖，且其上升沿意味著 UP-DOWN對的結束。因此，在某種意義上，其在需要時啟用計數器470。在操作中，第一處理路徑與第二處理路徑兩者由來自PFC的相應UP和DOWN信號 觸發。在每一處理路徑處的觸發信號觸發脈沖產生器。來自脈沖產生器的脈沖耦合到分接 式延遲線。來自分接式延遲線的輸出反饋到脈沖產生器的觸發輸入，以使得經延遲脈沖操 作以重新觸發脈沖產生器。脈沖的經由延遲線的每一全轉變遞增計數器。在轉換周期結束 時，總延遲可經確定為計數器的值乘以延遲線延遲加上脈沖的經由延遲線的分數轉變(其 可通過檢查分接式延遲線的分接頭來確定)。選擇器控制器確定計數器和分接式延遲寄存 器是否存儲來自第一處理路徑或第二處理路徑的值。在TDC 400中，在UP-DOWN對開始之前，“刷新”和“反饋”控制信號經控制以使得 其控制的多路復用器將使“UP”和“DOWN”輸入穿過以刷新掉延遲線440-1和440-2的內容 且重設計數器470。響應于“UP”和“DOWN”的上升沿，相應脈沖產生器(PG)420_1和420_2產生固定 持續時間的脈沖，其獨立于UP或DOWN高周期。此脈沖接著經過相應邊沿對準器(EA)430-1 和430-2，所述邊沿對準器430-1和430-2時間對準其輸出處的上升沿和下降沿。上升沿和 下降沿用于差動延遲線內以用于相位差測量。在邊沿對準之后，脈沖進入延遲線440-1或 440-2中以用于量值測量。無論哪一輸入(UP或DOWN)首先出現，其相應反饋控制信號均在上升沿穿過反饋 多路復用器414-1或414-2之后變高。然而，對應于較遲到達的輸入的反饋控制信號即使 在其上升沿到達之后仍保持低。因此，僅允許首先到達的脈沖穿過延遲線且在相位差大于 延遲線時間長度的情況下返回。較遲到達脈沖(UP或DOWN)用于讀取領先信號的延遲線且 因此不需要被允許返回。首先到達的輸入的延遲線440-1或440-2的脈沖輸出經由“Sel_l ”和“Sel_2”所 控制的多路復用器452和454連接到計數器470輸入。如果相位差大于全延遲線持續時間， 那么出自延遲線440-1或440-2的經延遲脈沖進入計數器470中從而遞增其計數。此經延 遲的脈沖還返回且再次穿過其相應延遲線440-1或440-2。在圖4A的實施例中，經延遲的 脈沖重新觸發脈沖產生器。此循環重復直到第二 UP或DOWN輸入到達為止。第二輸入意味 著當前UP-DOWN對的結束且控制信號“Sel_2”變低，從而阻斷計數器的輸入。在此瞬間， 相關延遲線也可由較遲到達的輸入讀取，且其狀態存儲于觸發器或延遲線中的其它寄存器 中。當下一 UP-DOWN對開始時，計數器讀數存儲于觸發器的中間層中且其在隨后FREF 邊沿處從那里被讀取。“Sel”控制信號將選定延遲線輸出(觸發器輸出)連接到提取寄存 器460。提取寄存器460可為(例如)由讀取延遲線輸出的FREF計時的觸發器群組。因 此，在每一 FREF邊沿處，TDC 400輸出C<0 4>且D<0 47>被更新。選擇控制器480可被實施為一個或一個以上模塊，其經配置以基于UP、DOWN和 FREF信號產生各種控制信號。圖11到圖15包括選擇控制器280內的模塊的一些實例。
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圖4B是(例如)可用于圖2的ADPLL中的相位-數字轉換器230的替代實施例 的簡化功能框圖。圖4B的相位-數字轉換器230實施例類似于圖4A的量值轉換器400。 然而，圖4B的相位-頻率轉換器230可經配置以大體上執行整個相位-數字轉換過程，而 不需要相位-頻率轉換器且不需要對稱處理路徑。第一信號處理路徑包括確定在由第二處 理路徑所界定的時間周期期間相位差的數字值的元件。為清晰起見已省略圖4B的相位-頻率轉換器230的一些部分。舉例來說，用于 刷新延遲線440的硬件被省略，但可類似于圖4A中所說明的硬件。類似地，與讀取延遲線 440的狀態相關聯的硬件從框圖省略，但可大體上類似于經展示用于圖4A的量值轉換器的配置。圖4B的相位-數字轉換器(PDC) 230包括單一延遲路徑和反饋路徑。PDC 230以 與圖4A中所說明的轉換器幾乎相同的方式但在無對稱路徑的情況下確定數字值。計數器 470存儲指示脈沖的經由延遲線的全轉變的數目的計數值，且從延遲線值讀取的值指示脈 沖的經由延遲線440的轉變的分數部分。PDC 230包括第一固定延遲490-1和第二固定延遲490-2，其操作以分別延遲參考 時鐘和經分割信號。固定延遲490-1和490-2用于引入輕微延遲，其準許用于控制經由兩 個信號處理路徑的信號選擇的正負號值的處理。來自固定延遲490-1和490-2的輸出耦合 到第一路徑選擇多路復用器416-1的輸入和第二路徑選擇多路復用器416-2的輸入。第一處理路徑包括第一路徑選擇多路復用器416-1。第一路徑選擇多路復用器 416-1的輸出大體上為首先到達信號轉變，而不管起源于參考時鐘還是經分割信號。來自第 一路徑選擇多路復用器416-1的輸出耦合到第一脈沖產生器420-1的輸入。第一脈沖產生 器420-1的輸出耦合到回路多路復用器492的第一輸入，所述回路多路復用器492經配置 以選擇脈沖產生器輸出或經延遲脈沖輸出中的對應于來自延遲線440的輸出的一者。回路多路復用器492的輸出耦合到延遲線440。延遲線440將經延遲的脈沖輸出 耦合到計數器470的輸入。來自延遲線440的每一脈沖輸出遞增計數器470中的計數值。 延遲線440將經延遲的脈沖輸出耦合到回路多路復用器492的第二輸入。回路多路復用器492最初經配置以在每一 PDC轉換循環開始時選擇第一脈沖產生 器420-1輸出。在經由回路多路復用器492的初始脈沖轉變之后，控制由回路多路復用器 492所選擇的輸入的回路控制信號控制回路多路復用器492選擇第二反饋輸入。回路多路 復用器492繼續選擇反饋輸入直到轉換循環的終止為止，如由第二處理路徑所指示。到第二路徑選擇多路復用器416-2的輸入相對于到第一路徑選擇多路復用器 416-1的輸入而顛倒。多路復用器416-1與416-2兩者的信號選擇控制耦合到正負號信號。 因此，第二處理路徑中的第二路徑選擇多路復用器416-2操作以選擇第二到達信號。來自第二路徑選擇多路復用器416-2的輸出耦合到第二脈沖產生器420-2的輸 入。第二脈沖產生器420-2的輸出耦合到轉換控制多路復用器494的第一輸入。轉換控制 多路復用器494的輸出耦合到延遲線440的讀取輸入以及計數器470的時鐘或寄存器輸 入。來自轉換控制多路復用器494的輸出的低到高轉變為指示轉換循環的結束的轉 換終止信號，且可操作以對到寄存器的分接式延遲線值進行計時且對到寄存器的計數器 470值進行計時。
轉換控制多路復用器494最初經配置以在每一 PDC轉換循環開始時選擇例如低值 或零值等預定值。一旦第一處理路徑中的脈沖產生器輸出已進入延遲線440，轉換控制多路 復用器494就操作以基于回路控制信號選擇來自第二脈沖產生器420-2的輸出。第二脈沖 產生器420-2和轉換控制多路復用器494的使用還有助于使由控制信號所經歷的傳播延遲 與第一信號處理路徑中的初始信號的傳播延遲匹配。在轉換循環終止時，相位差的數字值由計數器值和來自分接式延遲線440的值給 定。計數器值指示脈沖的經由延遲線的全轉變的數目且分接式延遲線440的值指示脈沖的 經由延遲線440的分數轉變。圖5是脈沖產生器420的一實施例的簡化功能框圖，所述脈沖產生器420可用于 圖4A的TDC或圖4B的PDC中。脈沖產生器420經配置以響應于其輸入處的上升沿產生固 定寬度的脈沖。脈沖的寬度可經配置以實質上為小于延遲線的全延遲的任何寬度。圖5的 脈沖產生器420經配置以提供約150pS的窄脈沖寬度。其它脈沖產生器配置可經配置以提 供約370pS或某一其它持續時間的脈沖寬度。脈沖產生器420包括第一反相器510，其具有耦合到脈沖產生器420輸入的輸入。 P型FET 520的源極和η型FET 540的源極也耦合到脈沖產生器420輸入。來自第一反相器510的輸出耦合到第二反相器512的輸入。來自第一反相器510 的輸出還耦合到η型FET 540的柵極。來自第二反相器512的輸出耦合到ρ型 Τ 520的 柵極且耦合到具有耦合到接地或電壓返回的源極的下拉FET 530的柵極。ρ型FET 520、η 型FET 540和下拉FET 530的漏極共享共同連接且對脈沖產生器420的輸出為共同的。從初始低狀態開始，ρ型FET 520不導電，下拉FET 530不導電，且η型FET 540導 電，借此將低輸入狀態耦合且加強到輸出。在輸入信號的上升沿處，第一反相器510在傳播延遲之后將其輸出轉變為低狀 態。這在η型FET 540上產生負柵極源極電位，借此將其轉變為高阻抗狀態。ρ型FET 520在信號傳播穿過第二反相器512之前經歷負柵極源極電位。在此時 間周期期間，P型FET 520導電且將高輸入電平耦合到輸出。第一反相器510到低狀態的轉變使得第二反相器512的輸出在傳播延遲之后轉變 到高狀態。當第二反相器512的輸出轉變為高時，在ρ型FET 520的柵極處的電壓增大，借 此切斷P型FET 520的傳導。第二反相器512的輸出到高狀態的轉變還使得下拉FET530 導電，借此下拉輸出且提供從輸出到接地的路徑以防止浮動輸出。在輸入處從高狀態到低狀態的轉變不引起在脈沖產生器420的輸出處的任何狀 態改變，但使得下拉FET 530轉變到高阻抗狀態。然而，η型FET轉變到導電狀態，借此提 供用于脈沖產生器420輸出的下拉路徑。圖6是分接式延遲線600的一部分的一實施例的簡化功能框圖。分接式延遲線 600的所述部分可為(例如)圖4Α的TDC中的延遲線的一部分。延遲線600可經配置有三個輸入。所述輸入中的兩者對應于耦合到延遲元件的鏈 的差動輸入。第三輸入接收“讀取”信號，其到達后便鎖存延遲鏈的狀態。延遲元件的狀態 稍后可在FREF邊沿處被讀取到或另外鎖存到提取寄存器塊中。圖6的延遲線600具有22ps的分辨率，其幾乎與在65nm CMOS工藝中可獲得的最 小邏輯電平再生延遲相同且其又大體上與本地反相器(native inverter)的傳播延遲相同。此延遲分辨率大體上為經由緩沖器的最小延遲的一半，所述緩沖器通常由兩個反相器 構成。為了能夠得到歸因于將反相器而非緩沖器用作延遲元件的分辨率改進，應匹配其偶 數_奇數特性，即上升時間和下降時間應為相同的。延遲鏈610使用串聯配置的平衡反相器(例如，612a、612b)來實施。延遲鏈610 使用兩個平行反相器鏈實施。反相器鏈交替地由差動觸發器(例如，662-k)以非常窄( 2ps)且平衡的亞穩定性窗口讀取。在奇數個反相器之后的第k個D觸發器662-k具有耦合 到第一反相器鏈的D輸入和耦合到第二平行反相器鏈上的對應點的D-輸入。第(k+Ι)個 D觸發器662-(k+l)具有耦合到在第(k+Ι)個反相器612-(k+l)之后的第二平行反相器鏈 的D輸入和耦合到在第(k+Ι)個反相器613-(k+l)之后的第一反相器鏈的D-輸入。以此 方式，來自每一 D-觸發器(例如，662-k、662-(k+l)、662-(k+2))的已寄存輸出具有相同極 性且使在每一延遲元件之后的延遲線610呈分接式。延遲線610可經配置有48個元件(跨越兩個平行延遲鏈的總共96個反相器)和 由此大約Ins的標稱時間周期。兩個此類延遲線610由PDC使用。在延遲線中的一者中， 由UP信號觸發的脈沖穿過延遲鏈且DOWN信號在到達后便對觸發器進行計時且讀取延遲鏈 狀態，而在另一延遲線中，由DOWN信號觸發的脈沖穿過延遲鏈且UP信號對觸發器(例如， 662)進行計時。選擇控制器確定UP信號和DOWN信號中的哪一者首先到達，且控制相關延遲線 (觸發器從其讀取相關延遲)。由延遲線呈現到“UP”和“DOWN”信號的負載不視正負號而 定。因此，歸因于在“UP”和“DOWN”延遲線610的另外等同路徑中的任何不理想性的任何 時間失配表現為輸出處的簡單的時間偏移，所述情況可能不影響相位鎖定。然而，如果使用僅一個延遲線且視其到達序列“UP”和“DOWN”而定，脈沖經投送到 單一延遲鏈610，那么在正負號相依投送確定延遲線輸入之后歸因于不理想性的時間失配 將轉譯為非線性。在正負號相依投送之后的失配將傳送功能改變為具有在起源處表示為跳 越或偏移的非線性的功能。圖7是例如用于圖3A的TDC中的邊沿對準器的邊沿對準器430的一實施例的簡 化功能框圖。邊沿對準器430采用具有轉變時間具有小差( 30ps)的上升沿和下降沿的差動 信號且提供邊沿對準輸出，其中上升沿和下降沿經對準。邊沿對準器430包括平行反相器路徑，信號的交叉耦合在特定反相器輸出之后以 使上升和下降延遲均衡。用于每一反相器鏈中的反相器的大小可沿鏈逐漸增加以準許邊沿 對準器430的輸出驅動將呈現大負載的緩沖器。在圖7的實施例中，封閉于矩形中的部分 為進行邊沿對準工作的單元。為獲得更好結果已使用兩個此類塊。第二邊沿對準塊可具有 較大晶體管以沿鏈逐漸增加驅動能力。圖8是計數器800的一實施例的簡化功能框圖。計數器800經配置為五位計數器 且包括觸發器810-1到810-5的串聯配置。每一觸發器(例如，810-1)將其反相輸出連接 回到D輸入。另外，來自每一觸發器(例如，810-1)的輸出對下一觸發器進行計時，例如來 自DFF 810-1的輸出對DFF 810-2進行計時。清零控制信號在下一計數循環開始之前重設計數器800。在圖9中所說明的替代 實施例中，清零控制信號在計數器470輸出存儲于觸發器的另一層中之后出現。計數循環的開始與FREF邊沿無關，因為其可由NDIV邊沿觸發。在所述狀況下，先前計數器輸出應在 新循環開始之前經存儲以防止計數器值丟失。因此，計數器800讀數在下一循環開始之前 存儲于觸發器(未圖示)上，其在隨后FREF邊沿處由觸發器的另一層從那里讀取。圖9是具有觸發器的多個層且可用作圖4A的TDC中的計數器的計數器470的替 代實施例的簡化功能框圖。當新UP-DOWN對開始時，在“Counter^lear”處的脈沖跟隨，其將計數器輸出存儲 于觸發器910-1到910-5的第一層上，且將計數器800清零。稍后在FREF邊沿到達之后， 來自觸發器910-1到910-5的此層的輸出存儲于觸發器920-1到920-5的第二層上。觸發 器920-1到920-5的第二層由DXO計時，所述DXO可為參考時鐘FREF的延遲型式。舉例來 說，經延遲的參考時鐘DXO可通過使FREF延遲三個觸發器elk-到-Q延遲來實施。使用經延遲的時鐘為優選的以解決UP-DOWN對以FREF開始的情形。在“Counter clear"處的脈沖跟隨此FREF邊沿且在觸發器910-1到910-5的第一層處輸出的信號可為 舊的且并非在FREF邊沿處更新的值。圖10是在在每一 TDC轉換操作之前將計數器清零的過程中使用的計數器清零產 生器1000的一實施例的簡化示意圖。計數器清零產生器1000包括具有第一緩沖器1012 的第一 D觸發器1010，緩沖器1012輸入耦合到第一 D觸發器1010的Q輸出且緩沖器1012 輸出耦合到第一 D觸發器1010的重設輸入。D輸入經拉高。時鐘輸入耦合到參考振蕩器 FREF0第一 D觸發器1010由此經配置以在FREF的每一上升沿處產生一脈沖。來自第一 D觸發器1010的Q輸出還耦合到第二 D觸發器1020的時鐘輸入。第二 D觸發器1020的D輸入從PFD接收UP信號。第二 D觸發器1020的Q輸出連接到第二緩沖 器1022的輸入。第二緩沖器1022的輸出連接到第二 D觸發器1020的重設輸入。第一或門在其輸入處接收UP和DOWN信號且輸出所述兩個信號的邏輯或。第一或 門1030的輸出觸發第一脈沖產生器1042，其輸出耦合到第二或門1050的輸入。第二 D觸發器1020的Q輸出觸發第二脈沖產生器1044，其輸出耦合到第二或門 1050的第二輸入。第二或門的輸出為計數器清零信號。計數器清零產生器1000在每一 UP-DOWN對開始之后產生一脈沖。如果此對歸因 于在UP或DOWN處的上升沿而開始，那么脈沖在脈沖產生器Pl處產生，其引起所需的脈沖。 然而，如果此UP-DOWN對由于先前FREF循環中的活動性而存在，那么將不存在在Pl處所產 生的脈沖，因為在其之前的第一或門1030的輸出已為高的。在此狀況下，在P2處來自第二 脈沖產生器1044的脈沖經產生。在此情形下，“UP”在先前FREF邊沿處變高且其后一直如 此。在當前FREF邊沿處，“UP”應為高的。在FREF邊沿之后，第一 D觸發器1010的輸出變 高且接著稍后經重設短周期(有效地在其輸出處產生脈沖)。此脈沖對“UP”進行取樣且如 果其為高則其將在P2處且在“C0Unter_clear”處從第二脈沖產生器1044產生脈沖。在對 “UP”進行取樣之前使FREF邊沿延遲一個elk-到-Q延遲的原因是避免在NDIV在FREF之 前但非常接近于其到達的情形下的脈沖產生。在此狀況下，使FREF延遲將給予UP時間以 變低。然而，使用未延遲FREF將不引起如明顯在相位差較大的此情形(例如，獲取周期) 中的大量誤差且準確性對于所述應用來說仍是足夠的。圖11是“Sel”控制信號產生器的一實施例的簡化示意圖。DOWN信號耦合到第一 D觸發器DFF 1，1110的D輸入，而UP信號連接到時鐘輸入。來自DFF 1 1110的Q輸出耦合到第二 D觸發器DFF 2，1120的D輸入。反相器1130使參考時鐘FREF反相且將反相信 號耦合到DFF 2 1120的時鐘輸入。Sel信號在FREF的每一下降沿經更新。因此，Sel信號在其期望用于的FREF邊沿 之前的一半的參考時鐘周期TREF內可用。信號保持有效，直到一半TREF持續時間過去為 止。如果“UP”領先于“DOWN”，那么來自DFF 1 1110的輸出在FREF邊沿之后幾皮秒為高 (“UP”和FREF同步)，且在此事件之后下降FREF邊沿將把此值鎖存于DFF 2 1120上，所 述值將在下一 FREF邊沿處用作“Sel”。圖12是開始/停止產生器1200的一實施例的簡化示意圖，所述產生器的開始和 停止信號由PDC內的若干其它模塊使用。從“UP”和“DOWN”產生的這兩個信號用于TDC中 以用于各種控制信號的產生。在“開始”處的上升沿指示UP-DOWN對的開始且在“停止”處 的上升沿指示所述對的結束。UP信號耦合到或門1210和與門1220的第一輸入，而DOWN信號耦合到相同門的第 二輸入。來自或門1210的輸出表示開始信號，而與門的輸出表示停止信號。圖13A和圖13B分別說明由控制多路復用器所使用的Sel_l和Sel_2信號的產生 器1300和1350。2-到-1多路復用器的這兩個控制信號確定何時允許脈沖進入計數器中 以及來自哪一延遲線。“開始”和“停止”信號用于這些控制信號的產生。Sel_l確定來自 由“UP”或由“DOWN”計時的延遲線的輸出脈沖是否應進入計數器中，且Sel_2確定出自延 遲線的脈沖是否應進入計數器中或“0”是否應進入計數器中。Sel_l產生器1300在具有D輸入處的/DOWN且由UP信號計時的D觸發器1310的 /Q輸出處產生Sel_l信號。具有緩沖器1330的D觸發器1320經配置為脈沖產生器且用 于在停止信號的上升沿處將重設信號供應到Sel_lD觸發器1310。最初，在接收“開始”信 號之后，“Sel_l”在UP領先于DOWN的情況下為低且在DOWN領先于UP的情況下為高。“停 止”到達后，“Sel_l”便變高。Sel_2產生器1350基于開始信號產生Sel_2信號。具有經拉高的D輸入的第一 D 觸發器1360使用開始信號以在開始信號的上升沿處對到Q輸出的高電平進行計時。第一 D 觸發器1360的Q輸出用于對具有經拉高的D輸入的第二 D觸發器1370進行計時。因此， Sel_2信號由開始信號觸發且延遲兩個時鐘到Q觸發器延遲。經配置為脈沖產生器的第三 D觸發器和緩沖器1390基于停止信號的上升沿將脈沖輸出到第一 D觸發器1360和第二 D 觸發器1370的重設輸入。因此，Sel_2隨“開始”的上升沿變高且隨上升“停止”邊沿變低， 由此停止延遲線輸出脈沖進入計數器中。圖14A和圖14B說明用于反饋控制信號的產生器1400和1450。這些反饋控制信 號確定延遲線脈沖輸出是否應返回以觸發在其相應延遲線的輸入處的另一脈沖。允許首先 到達輸入信號“UP”或“DOWN”返回，直到第二輸入或“停止”信號到達為止。然而，第二到 達輸入不使得其相應處理路徑中的經延遲脈沖返回。UP反饋控制產生器1400操作以控制UP反饋路徑。如果“UP”領先于“DOWN”，那 么DFFl 1410的輸出在UP信號的上升沿之后為高。如果Sel_2為高(其在開始之后兩個 elk-到-Q延遲發生)，那么UP穿過的延遲線被置于反饋模式中。與門1412產生DFFl 1410 輸出與“Sel_2”的邏輯與以確保輸入路徑僅在充足時間經提供以用于輸入脈沖穿過反饋多 路復用器橫穿到脈沖產生器的輸入之后經破裂以形成反饋路徑，因為“Sel_2”在開始之后
20變高，其又在UP-DOWN對開始之后約一個門延遲變高。重設觸發器DFF21420經配置有緩沖 器1430以在停止信號到達之后產生重設脈沖。DOWN反饋控制產生器1450操作以控制DOWN反饋路徑，且大體上等同于UP反饋控 制產生器而配置，其中到DOWN和UP信號的連接顛倒。如果DOWN領先于UP，那么DFF3 1460 的輸出在DOWN信號的上升沿之后為高。與門1462產生DFF3 1460輸出與Sel_2的邏輯與。 重設觸發器DFF4 1470經配置有緩沖器1480以在停止信號到達之后產生重設脈沖。圖15是刷新控制產生器1500的一實施例的簡化示意圖。PDC經配置以在每一 UP-DOWN對結束之后且在輸入信號起始下一循環之前刷新或另外清除任何脈沖的兩個延遲 線。這通過斷開反饋和輸入連接，將邏輯“0”注入到延遲線中且在重新連接輸入之前等待 比延遲鏈時間長度長的持續時間來進行。刷新控制產生器1500包括串聯連接的D觸發器1510、1520、1530，其數目可基于總 延遲線延遲的持續時間來確定。所有D輸入經拉高。鏈中的初始D觸發器1510由停止信 號計時。來自第一 D觸發器1510的輸出驅動輸出刷新控制信號的反相器1540。每一后續 D觸發器(例如，1520和1543)由來自先前D觸發器的輸出計時。最后D觸發器1530驅動 重設鏈中的所有D觸發器的狀態的緩沖器1550。因此，觸發器的鏈經配置以提供一輸出，其在停止信號之后轉變高一個時鐘到Q 延遲和一個傳播延遲。刷新控制信號重設隨后N個時鐘到Q延遲，所述隨后N個時鐘到Q 延遲由緩沖器1550傳播延遲進一步延遲。在“停止”到達之后，兩個反饋控制信號均變低，從而使反饋路徑破裂，且接著“刷 新”也設定為低，由此使輸入連接破裂且將“0”注入到線中。“刷新”稍后一小段時間(約 五個elk-到-Q延遲)后變高，從而重新建立輸入連接。由于在短持續時間內使輸入連接 破裂，因此如果下一 UP-DOWN對將在此周期期間開始，那么其將被丟失，即將具有盲區。在 此設計中，由于刷新的緣故，盲區在標準條件下具有約1. 5ns的持續時間。然而，重要的是 注意，因為“刷新”實際上在“停止”出現之后且不在UP-DOWN對結束之后發生，所以在比一 個TREF持續時間長的相位差期間不存在任何盲區。圖16是相位-數字轉換的方法1600的一實施例的簡化流程圖。方法1600可由 (例如)圖2的ADPLL中所示的相位-數字轉換器(PDC)實施。方法1600在框1610處開始，其中PDC接收振蕩器信號，其可為(例如)來自電壓 控制振蕩器的經分割信號。在圖2的ADPLL實例中，由PDC所接收的振蕩器信號為來自數 字控制振蕩器的經分割信號。PDC進行到框1620，其中PDC接收參考時鐘信號，其可為(例如)晶體振蕩器信 號。在集成電路ADPLL的一實施例中，在集成電路外部的晶體可與芯片上參考振蕩器結合 使用。盡管方法1600將PDC說明為在振蕩器信號的接收之后接收參考時鐘，但PDC通常同 時且非串聯地接收所述兩個信號。PDC進行到框1630且基于振蕩器信號和參考時鐘產生相位-頻率檢測(PDC)信 號。在圖2的實施例中，PFD產生UP信號和DOWN信號，其中術語“UP”和“DOWN”僅區別兩 個信號且并非功能上描述性的。PDC進行到框1640且基于PDC信號產生時間-數字轉換。在圖2的實施例中，TDC 經配置以使用對稱延遲線產生相位差的正負號和相位差的量值，其中數字值基于經由對稱延遲線中的一者的部分脈沖轉變和經由延遲線的若干全轉變中的一者或一者以上。PDC進行到框1650且傳回作為正負號和量值的數字值。所述正負號從PFD信號確 定且所述量值從PFD信號結合延遲線處理確定。圖17是時間-數字轉換的方法1700的一實施例的簡化流程圖。所述方法可由 (例如)圖2的TDC執行，其中正負號以圖3A中所示的方式確定且量值以圖4A中所示的方
式確定。方法1700在框1710處開始，其中TDC從PFD接收所述一個或一個以上信號。在 圖3A的實施例中，PFD基于參考時鐘和振蕩器信號及其相對于彼此的計時關系(相位)產 生UP禾口 DOWN信號。TDC進行到框1720且基于PFD信號確定相位差的正負號。正負號指示參考時鐘是 否領先于振蕩器信號或反之亦然。TDC進行到框1730且基于PFD信號產生至少一個脈沖。在圖4A的實施例中，TDC 經配置有對稱處理路徑，且TDC觸發每一路徑中的脈沖產生器。TDC基于UP信號觸發脈沖 產生器且基于DOWN信號觸發第二對稱路徑中的第二脈沖產生器。TDC進行到框1740且將脈沖耦合到相應處理路徑中的相應延遲線。TDC進行到框 1750且確定哪一路徑為有效路徑。S卩，TDC確定對稱處理路徑中的哪一者用于TDC量值轉 換。有效路徑表示針對其脈沖反饋路徑有效的路徑，其在總時間差超過全延遲轉變的情況 下使用。TDC進行到決策框1760且確定脈沖是否已經由延遲線完全轉變。如果否，那么TDC 進行到決策框1762以確定轉換周期是否已結束。如果否，那么TDC返回進行到框1760以 監測脈沖經由延遲線的進程。如果在決策框1762處，TDC確定轉換周期已結束，那么TDC進 行到框1790以確定轉換值。在決策框1760處，如果脈沖已完全橫穿延遲線，那么TDC進行到框1770且遞增 計數器，所述計數器指示有效路徑中的脈沖已完全橫穿延遲線的次數。TDC進行到決策框 1780且確定轉換周期是否已結束。如果轉換周期尚未結束，那么TDC進行到框1782且將脈沖反饋到延遲線的輸入。 TDC可通過饋送經延遲脈沖以觸發有效處理路徑中的下一脈沖來執行脈沖反饋。在將經延 遲脈沖反饋到有效路徑的延遲線的輸入之后，TDC返回到框1740。如果在決策框1780處，TDC確定轉換周期已結束，那么TDC進行到框1790且確定
轉換值。轉換值可包括延遲的正負號和量值。如果量值小于經由延遲線的一個全延遲，那 么量值可為表示脈沖的經由延遲線的部分轉變的精細相位差值。如果量值大于經由延遲線 的一個全延遲，那么量值可包括粗略相位差和精細相位差。粗略相位差可由經由延遲線的 全轉變的數目表示，所述數目由計數器值指示。精細相位差與先前描述的相同。如果量值大于一個全延遲，那么ADPLL可在獲取模式中，且可能不需要由精細相 位差所提供的分辨率。在此實施例中，量值可僅由粗略相位差表示，且可省略歸因于精細相 位差的作用。如本文中所使用，術語耦合或連接用于表示間接耦合以及直接耦合或連接。在兩 個或兩個以上塊、模塊、裝置或設備經耦合的情況下，在兩個經耦合塊之間可能存在一個或一個以上介入塊。結合本文中所揭示的實施例描述的各種說明性邏輯塊、模塊和電路可通過通用處 理器、數字信號處理器(DSP)、精簡指令集計算機(RISC)處理器、專用集成電路(ASIC)、現 場可編程門陣列(FPGA)或其它可編程邏輯裝置、離散門或晶體管邏輯、離散硬件組件，或 其經設計以執行本文中所描述的功能的任何組合來實施或執行。通用處理器可為微處理 器，但在替代方案中，處理器可為任何處理器、控制器、微控制器或狀態機。處理器還可實施 為計算裝置的組合，例如DSP與微處理器的組合、多個微處理器的組合、一個或一個以上微 處理器結合一 DSP核心，或任何其它此類配置。可將結合本文中所揭示的實施例描述的方法、過程或算法的步驟直接體現于硬件 中、由處理器所執行的軟件模塊中，或兩者的組合中。方法或過程中的各種步驟或動作可以 所示的次序執行，或可以另一次序來執行。另外，可省略一個或一個以上過程或方法步驟， 或可將一個或一個以上過程或方法步驟添加到所述方法和過程。可在方法和過程的開始、 末尾或介入的現有元件中添加額外步驟、塊或動作。提供對所揭示實施例的以上描述以使得所屬領域的一般技術人員能夠制作或使 用本發明。所屬領域的一般技術人員將易于了解對這些實施例的各種修改，且在不偏離本 發明的精神或范圍的情況下，本文中所界定的一般原理可應用于其它實施例。因此，本發明 不希望限于本文中所展示的實施例，而是應被賦予與本文中所揭示的原理和新穎特征一致 的最廣范圍。
2權利要求
1.一種相位_數字轉換方法，所述方法包含基于參考時鐘和振蕩器信號中的一者的較早到達邊沿起始第一脈沖； 經由延遲線耦合所述第一脈沖；基于所述參考時鐘和所述振蕩器信號中的一者的較遲到達邊沿確定轉換終止信號；以及基于所述第一脈沖的經由所述延遲線的轉變確定在所述參考時鐘與所述振蕩器信號 之間的相位差的數字值。
2.根據權利要求1所述的方法，其中確定所述數字值包含確定分接式延遲線值，所述 分接式延遲線值指示經由所述延遲線的分數延遲。
3.根據權利要求1所述的方法，其進一步包含 基于來自所述延遲線的輸出而遞增計數器值；以及將來自所述延遲線的所述輸出耦合回到所述延遲線的輸入。
4.根據權利要求3所述的方法，其中確定所述數字值包含確定所述計數器值。
5.根據權利要求3所述的方法，其中確定所述數字值包含將所述計數器值確定為指示經由所述延遲線的全轉變的數目；以及 確定分接式延遲線值，所述分接式延遲線值指示經由所述延遲線的分數延遲。
6.根據權利要求1所述的方法，其中確定所述轉換終止信號包含基于所述參考時鐘和 所述振蕩器信號中的一者的較遲到達邊沿起始第二脈沖。
7.根據權利要求6所述的方法，其中確定所述轉換終止信號進一步包含經由轉換控制 多路復用器耦合所述第二脈沖，且其中所述轉換終止信號包含所述轉換控制多路復用器的 輸出。
8.根據權利要求1所述的方法，其中基于參考時鐘和振蕩器信號中的一者的所述較早 到達邊沿起始所述第一脈沖包含確定所述參考時鐘和所述振蕩器信號中的一者的所述較早到達邊沿；以及 基于所述較早到達邊沿觸發第一脈沖產生器。
9.根據權利要求8所述的方法，其中確定所述較早到達邊沿包含 將所述參考時鐘耦合到D觸發器的非反相輸入；將所述振蕩器信號耦合到所述D觸發器的反相輸入；基于所述參考時鐘和所述振蕩器信號的邏輯或對所述D觸發器進行計時；以及 基于所述D觸發器的輸出指示所述較早到達邊沿。
10.一種相位-數字轉換方法，所述方法包含基于振蕩器信號的轉變和參考時鐘的轉變產生至少一個相位_頻率檢測信號； 基于所述至少一個相位_頻率轉換信號產生信號脈沖；以及 基于所述信號脈沖的經由延遲線的轉變產生相位差的數字值。
11.根據權利要求10所述的方法，其中產生所述相位差包含部分地基于所述信號脈沖 的經由所述延遲線的部分轉變產生精細相位差值。
12.根據權利要求11所述的方法，其中產生所述精細相位差包含 將所述信號脈沖耦合到具有串聯連接的多個延遲元件的分接式延遲線；以及 基于所述至少一個相位-頻率轉換信號寄存來自所述分接式延遲線的每一分接頭的值。
13.根據權利要求10所述的方法，其中產生所述相位差包含部分地基于所述信號脈沖 的經由所述延遲線的全轉變的數目產生粗略相位差值。
14.根據權利要求13所述的方法，其中產生所述粗略相位差包含 基于所述至少一個相位_頻率檢測信號產生讀取信號；以及在所述讀取信號之前對所述信號脈沖的經由所述延遲線的全轉變的數目進行計數。
15.根據權利要求10所述的方法，其進一步包含基于所述振蕩器信號的選定轉變相對 于所述參考時鐘的選定轉變的到達的次序產生所述相位差的正負號。
16.根據權利要求10所述的方法，其進一步包含在將所述信號脈沖施加到所述延遲線 之前使所述信號脈沖的上升轉變的計時與下降轉變的計時對準。
17.根據權利要求10所述的方法，其進一步包含 遞增計數器；以及基于所述參考時鐘的狀態反饋來自所述延遲線的輸出的經延遲信號脈沖以產生后續 信號脈沖。
18.根據權利要求10所述的方法，其進一步包含在產生所述相位差之后刷新所述延遲線。
19.一種相位-數字轉換方法，所述方法包含 接收振蕩器信號；接收參考時鐘；基于所述振蕩器信號的轉變和所述參考時鐘的轉變產生包括UP信號和DOWN信號的至 少一個相位_頻率檢測信號；基于所述UP信號和所述DOWN信號產生讀取信號； 基于所述UP信號產生第一信號脈沖； 基于所述DOWN信號產生第二脈沖信號； 將所述第一信號脈沖耦合到第一延遲線； 將所述第二脈沖信號耦合到第二延遲線；基于所述UP信號相對于所述DOWN信號的轉變對所述第一信號脈沖或第二信號脈沖中 的一者的經由其相應延遲線的全轉變的數目進行計數；以及基于所述第一信號脈沖或所述第二信號脈沖中的一者的經由所述相應第一延遲線和 第二延遲線的所述數目或部分轉變中的至少一者確定相位差的數字值。
20.根據權利要求19所述的方法，其進一步包含在將所述第一信號脈沖耦合到所述第 一延遲線之前使所述第一信號脈沖的上升轉變時間與下降轉變時間對準。
21.根據權利要求19所述的方法，其進一步包含 刷新所述第一延遲線；刷新所述第二延遲線； 將所述數目重設為預定值；以及 更新所述相位差的所述數字值。
22.根據權利要求19所述的方法，其中將所述第一信號脈沖耦合到所述第一延遲線包 含將所述第一信號脈沖耦合到第一分接式延遲線，且其中所述相位差的所述數字值包含基于在所述第一分接式延遲線的每一分接頭處的數字值的數字值。
23.一種相位-數字轉換器，其包含路徑選擇多路復用器，其經配置以在第一輸入處接收參考時鐘信號并在第二輸入處接 收振蕩器信號，且進一步經配置以基于控制輸入信號輸出所述參考時鐘信號或振蕩器信號 中的一者；第一脈沖產生器，其具有耦合到所述路徑選擇多路復用器的輸出的觸發輸入；回路多路復用器，其經配置以在第一輸入處接收脈沖產生器輸出并在第二輸入處接收 經延遲脈沖信號，且經配置以基于回路控制信號輸出所述脈沖產生器輸出或所述經延遲脈 沖信號中的一者；延遲線，其耦合到所述回路多路復用器的輸出且經配置以輸出所述經延遲脈沖信號， 且進一步經配置以基于轉換終止信號的接收指示分數脈沖轉變；以及計數器，其經配置以對由所述延遲線所輸出的脈沖的數目進行計數且經配置以基于所 述轉換終止信號的接收而輸出所述數目。
24.根據權利要求23所述的相位-數字轉換器，其進一步包含邏輯或門，其經配置以在第一輸入處接收所述參考時鐘，經配置以在第二輸入處接收 所述振蕩器信號，且進一步經配置以在所述第一輸入和第二輸入處產生信號的邏輯或；以 及D觸發器，其具有經配置以接收所述參考時鐘的非反相輸入、經配置以接收所述振蕩器 信號的反相輸入和耦合到所述邏輯或門的輸出的時鐘輸入，且其中所述控制輸入信號包含 所述D觸發器的輸出。
25.根據權利要求23所述的相位-數字轉換器，其中所述延遲線包含分接式延遲線。
26.根據權利要求23所述的相位-數字轉換器，其中如果所述數目非零，那么所述相 位_數字輸出包含由所述延遲線所輸出的脈沖的所述數目。
27.根據權利要求23所述的相位-數字轉換器，其中所述相位_數字輸出包含所述分 數脈沖轉變。
28.根據權利要求27所述的相位-數字轉換器，其中所述分數脈沖轉變由溫度編碼數 字值指示。
29.一種相位-數字轉換器，其包含第一信號處理路徑，其經配置以基于脈沖的經由延遲線的分數轉變和所述脈沖的經由 所述延遲線的全轉變的數目中的至少一者確定在振蕩器信號與參考時鐘之間的相位差的 量值；以及正負號產生器，其經配置以接收所述振蕩器信號和所述參考時鐘且經配置以確定所述 相位差的正負號。
30.一種相位-數字轉換器，其包含相位-頻率檢測器，其經配置以基于振蕩器信號和參考時鐘產生UP信號和DOWN信號；脈沖產生器，其耦合到所述相位-頻率檢測器且經配置以基于所述UP信號和所述DOWN 信號中的一者產生脈沖信號；分接式延遲線，其耦合到所述脈沖產生器；計數器，其經配置以基于所述延遲線的輸出而遞增；寄存器，其耦合到所述分接式延遲線；以及讀取控制產生器，其經配置以基于所述UP信號和所述DOWN信號產生讀取信號，且經配 置以將相位差的數字值鎖存于所述寄存器或所述計數器中的至少一者中。
31.根據權利要求30所述的相位-數字轉換器，其進一步包含邊沿對準器，所述邊沿對 準器插入于所述脈沖產生器與所述分接式延遲線之間且經配置以使所述脈沖信號的上升 沿的轉變時間與所述脈沖信號的下降沿的轉變時間對準。
32.根據權利要求30所述的相位-數字轉換器，其中所述分接式延遲線包含串聯連接 的多個延遲元件，且其中所述分接式延遲線的每一分接頭耦合到所述多個延遲元件中的一 者的輸出。
33.根據權利要求32所述的相位-數字轉換器，其中所述多個延遲元件包含多個非反 相緩沖器。
34.根據權利要求30所述的相位-數字轉換器，其中所述延遲線的所述輸出是基于所 述讀取信號的狀態而反饋到所述脈沖產生器以重新觸發所述脈沖產生器的。
35.根據權利要求30所述的相位-數字轉換器，其中在所述計數器保持零值時，所述相 位差的所述數字值包含所述寄存器值。
36.根據權利要求30所述的相位-數字轉換器，其中在所述計數器保持非零值時，所述 相位差的所述數字值包含計數器值。
37.一種相位-數字轉換器，其包含用于基于振蕩器信號的轉變和參考時鐘的轉變產生包括UP信號和DOWN信號的相 位_頻率檢測信號的裝置；用于基于所述UP信號和所述DOWN信號產生轉換開始信號和轉換停止信號的裝置； 用于基于所述UP信號和所述DOWN信號中的一者產生脈沖的裝置； 用于延遲的裝置，其耦合到所述用于產生所述脈沖的裝置； 用于計數的裝置，其耦合到所述用于延遲的裝置的輸出；以及 用于基于所述開始信號和所述停止信號且進一步基于所述用于計數的裝置的輸出和 所述脈沖的經由所述用于延遲的裝置的分數轉變而將相位差的時間值轉換為數字值的裝 置。
38.根據權利要求37所述的相位-數字轉換器，其中所述用于延遲的裝置包含 分接式延遲線；以及多位寄存器，其中所述多位寄存器的每一位對應于所述分接式延遲線的分接頭。
39.根據權利要求37所述的相位-數字轉換器，其進一步包含用于鎖存經由所述用于延遲的裝置的分數轉變以確定所述分數轉變的裝置，且其中所 述相位差的所述數字值包含來自所述用于鎖存的裝置的經編碼輸出。
40.根據權利要求37所述的相位-數字轉換器，其中所述相位差的所述數字值包含所 述用于計數的裝置的非零輸出。
41.一種全數字鎖相回路(ADPLL)，其包含 數字控制振蕩器(DCO)；數字除法器，其具有耦合到所述DCO的輸入和經配置以提供數字分割輸出信號的輸出；相位_頻率檢測器，其具有耦合到參考振蕩器時鐘的第一輸入和耦合到所述數字除法 器的所述輸出的第二輸入，所述相位-頻率檢測器經配置以基于所述數字分割輸出信號和 所述參考振蕩器時鐘產生UP信號和DOWN信號；相位_數字轉換器，其具有接收所述UP信號的第一輸入、接收所述DOWN信號的第二輸 入和接收所述參考振蕩器時鐘的第三輸入，所述相位_數字轉換器經配置以基于所述UP信 號或所述DOWN信號中的一者產生脈沖信號且進一步經配置以基于所述脈沖信號的經由延 遲線的全轉變和所述脈沖的經由所述延遲線的部分轉變中的至少一者確定在所述數字分 割輸出信號與所述參考振蕩器時鐘之間的相位差的數字值；以及數字回路濾波器，其具有耦合到所述相位_數字轉換器的輸出的輸入和耦合到所述 DC0的控制輸入的輸出。
42.根據權利要求41所述的ADPLL，其進一步包含調制器；以及組合器，其具有耦合到所述數字回路濾波器的所述輸出的第一輸入、耦合到所述調制 器的輸出的第二輸入和耦合到所述DC0的所述控制輸入的輸出。
43.根據權利要求41所述的ADPLL，其中所述數字除法器包含分數除法器。
44.根據權利要求41所述的ADPLL，其中所述相位-數字轉換器包含脈沖產生器，其耦合到所述相位_頻率檢測器且經配置以基于所述UP信號和所述DOWN 信號中的一者產生所述脈沖信號；計數器，其經配置以基于所述延遲線的輸出而遞增；寄存器，其耦合到所述延遲線且經配置以確定表示所述脈沖信號的經由所述延遲線的 所述部分轉變的數字值；以及讀取控制產生器，其經配置以基于所述UP信號和所述DOWN信號產生讀取信號，且經配 置以將所述相位差的數字值鎖存于所述寄存器或所述計數器中的至少一者中。
全文摘要
本文中描述一種相位-數字轉換器、全數字鎖相回路和具有全數字鎖相回路的設備。所述相位-數字轉換器包括驅動時間-數字轉換器的相位-頻率轉換器。所述時間-數字轉換器確定由所述相位-頻率轉換器所輸出的相位差的量值和正負號。所述時間-數字轉換器利用分接式延遲線和循環反饋計數器以致使能夠測量回路追蹤過程所典型的小計時差和回路獲取過程所典型的大計時差。所述分接式延遲線準許對參考周期的分數的測量且通過減少對參考時鐘的速度的要求而致使所述相位-數字轉換器能夠以較低功率操作。
文檔編號H03L7/085GK102007696SQ200980113268
公開日2011年4月6日 申請日期2009年4月14日 優先權日2008年4月14日
發明者張剛, 阿比舍克·賈如, 韓怡平 申請人:高通股份有限公司