專利名稱：高速并行數據串行化中的時鐘同步電路的制作方法
技術領域：
本發明涉及數據傳輸領域，更具體的來講，涉及高速并行數據串行化中的 一種時鐘同步的電路。
背景技術：
目前，高速并行數據串行化技術主要有兩種樹結構(Tree Architecture) 和移位寄存器結構(Shift-Register Architecture)。樹結構的單元電路為二 到一的并串轉換電路(MUX2:1)，隨著并行數據位數的增加而所需的MUX2:1單元 呈指數增加，這使得單純采用樹結構的并串轉換電路變得規模龐大，會導致元 器件體積過大何成本的過高。而移位寄存器由于其結構本身的緣故，其工作速 度不會很高，使得只采用移位寄存器結構的并串轉換電路速度較慢。又因為樹 結構的并行輸入數據的位寬只能是2的指數(如8， 16， 64等)，而移位寄存器的 并行輸入數據的位寬相當靈活，可以是任何整數(如IO， 25, 39等)。所以在高 速并串轉換電路中將兩者結合成為必然的趨勢，即在低速部分用移位寄存器結 構而高速部分則用樹形結構。在這兩種相結合的技術中，高速部分(樹結構) 采用電流模邏輯電路(CML)，低速部分(移位寄存器結構)則采用CMOS靜態邏 輯電路(CMOS Logical)。這兩種邏輯電路對應了兩種不同電平的時鐘CML電 平時鐘和CM0S Logical電平時鐘。由于CML電平為非滿擺幅，CMOS Logical電 平為滿擺幅，所以時鐘在CML電路和CMOS Logical電路之間要進行電平轉換。
在移位寄存器結構和樹結構的并串轉換電路當中，時鐘方向是從CML電路到 CMOS Logical電路，而數據方向是從CMOS Logical電路到CML電路。時鐘與數據 不是同一方向，所以對數據與時鐘之間的時序關系要求很嚴格。又因為CML電平 到CMOS Logical電平轉換電路有一定的延時，尤其在CML電路與CMOS Logical電路接口處，并且，這樣的延時會隨工藝、溫度和電路(PVT)變化而變化，這 就導致電流模邏輯電路采集數據的時鐘與靜態邏輯電路數據輸出的時序不相匹 配，最終導致數據不能被準確地采集。
為解決上面所述的問題，現行技術主要是在CML時鐘上增加一定的延時，來 平衡CML電平到CMOS Logical電平轉換電路的延時，使時序滿足要求，從而保證 CML電路能準確地采到CMOS Logical電路送來的數據。然而，CML的延遲單元延 時時間很短(如30ps)，而需要平衡的延時很大(如300ps)，這樣就需要大量的 延遲單元。而且所有CML電路的時鐘均要增加相同的延時，這樣就大大增加了系 統的功耗(每個延遲單元電流200uA)。另外，當外界環境發生變化時，CML電平 到CM0S Logical電平轉換電路的延時也會發生變化，在CML的時鐘上增加延時的 方法，因為采用的是開環結構的無反饋回路，是不可控的，所以當需要平衡的 電平轉換延時變化超過一定的范圍時，CML的延遲單元延時就無法滿足平衡的要 求，導致數據不能被準確采集。 發明內容
本發明所要解決的技術問題在于，提供一種高速并行數據串行化中的時鐘 同步電路，使高速并行數據串行化系統中的靜態邏輯電路中送出數據的時鐘與 電流模邏輯電路中采集數據的時鐘同步，并且不受外界環境(PVT)影響，功 耗也顯著降低。
為達到上述目的，本發明采用以下技術方案來實現
一般高速并行數據串行化系統中包括移位寄存器結構的并串轉換單元(以 下稱靜態邏輯電路)、樹形結構的并串轉換單元(以下也稱為電流模邏輯電路)、
電平轉換模塊和分頻器。N位并行數據經過移位寄存器并串轉換電路，轉換成
為位數較少的并行數據，該并行數據被樹形結構并串轉換器采集并轉換成為高速串行數據。CML電平的時鐘信號經過分頻，提供給樹形結構并串轉換器作為 其時鐘信號。CML電平的時鐘信號經過電平轉換，轉換為CMOS Logical電平 的時鐘信號，并經過N分頻，作為移位寄存器結構并串轉換電路的時鐘信號。
本發明在以上并串轉換電路當中增加了一個可控的延時鏈回路，該回路包 括一個延時鏈模塊、電平轉換模塊、采樣模塊和延時鏈控制模塊。該延時鏈回 路是通過以下步驟實現時鐘同步的采樣模塊利用CML時鐘采集靜態邏輯電路 輸出數據的時鐘，得到沿采樣數據，將沿采樣數據經過電平轉換成為靜態邏輯 電平信號，延時鏈控制模塊采集經過電平轉換的沿采樣數據，根據沿采樣數據 向延時鏈模塊發出延時控制信號，延時鏈模塊根據延時鏈控制模塊的指令，對 經過電平轉換的時鐘信號進行延時處理，并將處理后的時鐘信號傳送至靜態邏 輯并行數據串行化電路。
作為本發明的一種優選方案，靜態邏輯電路為N到2的并串轉換電路，電 流模邏輯電路為2到1的并串轉換電路。
作為本發明的一種優選方案，采樣模塊由一個CML的上升沿觸發的D觸發
器構成。
作為本發明的一種優選方案，所述電平轉換模塊由一個比較器構成，其功 能是將CML電平轉換成CMOS Logical電平。
作為本發明的一種優選方案，所述延時鏈模塊由一連串緩沖器和N個傳輸 門組成，通過打開其中一個和關閉其他所有傳輸門來選擇緩沖器鏈上的延時， 從而達到延時的可控。
作為本發明的一種優選方案， 一個緩沖器的延時為延時鏈模塊的延時步 進， 一個傳輸門的延時為延時鏈模塊的最小延時， 一個傳輸門加上所有緩沖器 的延時為延時鏈模塊的最大延時。作為本發明的一種優選方案，最大延時與最小延時之差必須大于所要被延 時時鐘的周期。
作為本發明的一種優選方案，延時鏈控制模塊由一個N位的環形計數器構 成，延時鏈控制模塊的N位計數器與延時鏈模塊的N個傳輸門一一對應，計數 器某位為高電平時，與其對應的門電路為開。
作為本發明的一種優選方案，系統復位時，高脈沖出現在環形計數器的中 間位置，若沿采樣數據為l，增加延時鏈的延時，若沿采樣數據為0，則減少延 時鏈的延時，當沿采樣數據出現1-0-1或0-1-0時，表明電流模邏輯和靜態邏輯 之間接口時鐘上升沿已經對齊，且被鎖住。
現行技術是在CML時鐘上加延時即通過增加CML延時單元來達到系統中 兩種不同電平時鐘的同步的，設每個CML延時單元的電流為200uA，延時為 30ps ， 一般需要平衡的延時時間300ps，則需要在后續的2到一并串轉換模塊 和輸出同步模塊的時鐘上分別加10個CML延時單元，這樣總電流就為 200uA*10*2=4mA。可以看出，現行技術中，所需要的功耗與需要平衡的時間 成正比。而本專利中是在CMOS Logical時鐘上加延時，增加可控的延時鏈。同 樣平衡300ps的時間，需增加一個CML的D觸發器(400uA)， 一個電平轉換 單元(100uA)， 一個延時鏈(100uA)及延時鏈控制單元(50uA，可工作在低 頻下，進一步節約功耗)。總電流為400uA+100uA+100uA+50uA二650uA。本發 明所需要增加的功耗與現行技術所需要增加的功耗相比，其結果為650uA/4mA =0.1625，即僅為現有技術的16.25%.
此外，本發明中的延時鏈構成一個反饋回路，不受工藝、電壓和溫度的影 響，比現有技術更加穩定。
本發明的延時是可控的，并且是在一個周期范圍內可控，這樣，即使待平衡的延時即使出現再大得變化，也可以得到有效平衡，彌補了現有技術在特殊
情況下平衡不足的缺陷。
以下結合附圖和具體實施方式
對本發明作進一步詳細的說明。
圖1是樹形結構并串轉換電路結構示意圖。
圖2是移位寄存器結構并串轉換電路結構示意圖。
圖3樹形結構并串轉換電路和移位寄存器結構并串轉換電路結合結構示意圖。
圖4是本發明實施例中帶延時鏈回路的并串轉換電路結構示意圖。 圖5是本發明實施例中延時鏈模塊結構示意圖。 圖6是本發明實施例中延時鏈控制模塊結構示意圖。 圖7是本發明實施例中沿采樣時序圖。 圖8是本發明與現有技術對比圖。
具體實施方式
圖4是帶延時鏈回路的并串轉換電路結構示意圖，可以解釋本發明的應用， 通過本發明的延時鏈回路可以達到時鐘信號電平轉換前后的同步，可靠性比現 有技術增強并且更加節省功耗。圖4所示的并串轉換電路包括靜態邏輯電路(移 位寄存其結構的并串轉換電路)、電流模邏輯電路(樹形結構的并串轉換電路) 和延時鏈回路。延時鏈回路包括1個延時鏈模塊、2個電平轉換模塊、 一個采 樣模塊、 一個延時鏈控制模塊。電流模邏輯電路所采用的時鐘信號為CML電平 時鐘信號，該時鐘信號經電平轉換為CMOS Logical電平時鐘并經過延時后被 靜態邏輯電路采用，由于電平轉換造成的時鐘信號延遲通過延時鏈模塊得到平 衡，最終得到的兩個不同電平的時鐘信號是同步的。圖5是延時鏈模塊結構示意圖，該模塊功能是對進入延時鏈的時鐘進行延 時，且延時可控。延時鏈模塊由一連串緩沖器和N個傳輸門構成。通過打開其 中一個和關閉其它所有的傳輸門來選擇緩沖器鏈上的時鐘，從而達到可控的時 鐘延時。設從右向左延時漸漸變大，即最右端的傳輸門打開選擇最小延時，最 左端的傳輸門打開選擇最大延時。 一個傳輸門的延時為延時鏈模塊的最小延時; 一個緩沖器的延時為延時鏈模塊的延時步進； 一個傳輸門的延時加上所有緩沖 器的延時為延時鏈模塊的最大延時。為了能實現360度相位調整，延時鏈中時 鐘的最大延時與最小延時之差(即所有緩沖器的延時總和)必須大于所要被延 時時鐘的周期。
圖6是延時鏈控制模塊結構示意圖，該模塊功能是根據沿采樣數據來調整延 時鏈的延時，使電流模邏輯和靜態邏輯之間接口時鐘上升沿對齊。延時鏈控制 模塊由一個N位的環形計數器構成。N位數據中僅有一位是l (即高脈沖)，其 他均為0。環形計數器的每位對應延時鏈模塊相應的傳輸門，當計數器的某位為 高電平時，相應的門電路為開，時鐘電路就獲得相應的延時。本模塊根據沿采 樣數據來判斷是加還是減(即左移還是右移)。系統復位后，高脈沖應出現在環 形計數器的中間，若沿采樣數據為l，則增加延時鏈的延時，高脈沖向左移動； 反之減少延時鏈的延時，高脈沖向右移動，如圖7所示。當沿采樣數據出現1 一0—1或0—1—0變化時，表明電流模邏輯和靜態邏輯之間接口時鐘上升沿已 經對齊，且被鎖住。
為了更好地描述本發明，圖1顯示了現有的屬性結構的并串轉換電路結構， 圖2顯示了移位寄存其結構的并串轉換電路結構，圖3顯示了移位寄存器加樹 形結構的并串轉換電路結構。
權利要求1.一種高速并行數據串行化中的時鐘同步電路，該電路應用于高速并行數據串行化系統，所述系統包括靜態邏輯并行數據串行化電路、電流模邏輯并行數據串行化電路、電平轉換電路和時鐘分頻電路，其工作原理是較多位數的并行數據首先經過靜態邏輯串行化電路，再經過電流模邏輯串行化電路，最終轉化為高速串行數據，其特征是在于所述電路包括一個可控的延時鏈回路，該延時鏈回路包括延時鏈模塊、采樣模塊、電平轉換模塊和延時鏈控制模塊，該延時鏈回路中各模塊關系如下a.采樣模塊利用CML時鐘采集靜態邏輯電路輸出數據的時鐘，得到沿采樣數據；b.將沿采樣數據經過電平轉換成為靜態邏輯電平信號；c.延時鏈控制模塊采集經過電平轉換的沿采樣數據，根據沿采樣數據向延時鏈模塊發出延時控制信號。d.延時鏈模塊根據延時鏈控制模塊的指令，對經過電平轉換的時鐘信號進行延時處理，并將處理后的時鐘信號傳送至靜態邏輯并行數據串行化電路。
2. 根據權利要求1所述的高速并行數據串行化中的時鐘同步電路，a中所述 的采樣模塊由一個CML的上升沿觸發的D觸發器構成。
3.根據權利要求1所述的高速并行數據串行化中的時鐘同步電路，所述電 平轉換模塊由一個比較器構成，其功能是將CML電平轉換成Logical電平。
4. 根據權利要求1所述的高速并行數據串行化中的時鐘同步電路，所述延 時鏈模塊由一連串緩沖器和N個傳輸門組成，通過打開其中一個和關閉其他所 有傳輸門來選擇緩沖器鏈上的延時，從而達到延時的可控。
5. 根據權利要求4所述的高速并行數據串行化中的時鐘同步電路， 一個緩沖 器的延時為延時鏈模塊的延時步進， 一個傳輸門的延時為延時鏈模塊的最小延時， 一個傳輸門加上所有緩沖器的延時為延時鏈模塊的最大延時。
6. 根據權利要求5所述的高速并行數據串行化中的時鐘同步電路，最大延 時與最小延時之差必須大于所要被延時時鐘的周期。
7. 根據權利要求1至6中任一權利要求所述的高速并行數據串行化中的時 鐘同步電路，延時鏈控制模塊由一個N位的環形計數器構成。
8. 根據權利要求7所述的高速并行數據串行化中的時鐘同步電路，延時鏈 控制模塊的N位計數器與延時鏈模塊的N個傳輸門一一對應，計數器某位為高 電平時，與其對應的門電路為開。
9. 根據權利要求8所述的高速并行數據串行化中的時鐘同步電路，系統復 位時，高脈沖出現在環形計數器的中間位置。
10. 根據權利要求9所述的高速并行數據串行化中的時鐘同步電路，若沿采 樣數據為l，增加延時鏈的延時，若沿釆樣數據為0，則減少延時鏈的延時，當 沿采樣數據出現1-0-1或0-1-0時，表明電流模邏輯和靜態邏輯之間接口時鐘上 升沿己經對齊，且被鎖住。
專利摘要本實用新型公開了一種高速并行數據串行化中的時鐘同步電路，包括一個延時鏈模塊、延時鏈控制模塊、采樣模塊和電平轉換模塊。以上模塊在樹結構并串轉換電路和移位寄存器并串轉換電路結合的高速并行數據串行化系統中形成一個可控的延時鏈回路，通過對CMOS Logical時鐘電平的延時，達到兩種不同電平時鐘的同步。本實用新型與現有技術相比，延時是可控的，且大大節約了系統功耗。
文檔編號H03L7/06GK201409126SQ20092003959
公開日2010年2月17日 申請日期2009年4月17日 優先權日2009年4月17日
發明者卞興中, 莊志青, 明 黃 申請人:蘇州亮智科技有限公司