專利名稱：能耐受跳回的集成電路的制作方法
技術領域：
實例性實施例通常涉及微電子裝置及其制造的技術領域。
背景技術：
隨著集成電路制造技術的發展，裝置特征大小縮減且可集成到單個裸片上的晶體 管的數目以指數方式增長。與減小特征大小相關聯的是多種利益以及復雜度。 一些復雜度 與反向偏壓結在充足高電壓下的擊穿有關。舉例來說，編程一些存儲器裝置當前涉及可超 出M0S晶體管的柵極_漏極結的擊穿電壓的高電壓。 擊穿可在期望裝置處于不傳導(關斷)狀態時產生穿過所述裝置的損壞性泄漏電 流。擊穿效應被認為是隨著特征大小減小而加劇，即使在所施加高電壓未改變時。
發明內容
在一個方面，提供一種用于防止電路中的跳回電流的方法，所述電路包括具有相 關聯的寄生雙極晶體管的第一N通道MOS(NMOS)晶體管，所述方法包含將第二NMOS晶體 管與所述第一NMOS晶體管串聯連接；將所述第二NMOS晶體管的柵極節點耦合到偏壓節點， 使得所述第二 NMOS晶體管處于傳導狀態；及將所述第一 NMOS晶體管的源極節點耦合到輔 助電路的輸出節點，所述輔助電路經配置以在所述第一NMOS晶體管處于不傳導狀態(關 斷)時在所述第一NMOS晶體管的源極處提供偏壓電位，所述偏壓電位防止所述相關聯的寄 生雙極晶體管接通。 在另一方面，提供一種能耐受跳回的電路，所述能耐受跳回的電路包含第一 NMOS晶體管，其具有相關聯的寄生雙極晶體管，所述第一 NMOS晶體管的源極節點耦合到輔 助電路的輸出節點，所述輔助電路經配置以在所述第一 NMOS晶體管處于不傳導狀態(關 斷)時在所述第一NMOS晶體管的源極節點處提供偏壓電位，所述偏壓電位防止所述相關 聯的寄生雙極晶體管接通；及第二NMOS晶體管，其與所述第一NMOS晶體管串聯，所述第二 NMOS晶體管的源極節點耦合到所述第一 NMOS晶體管的漏極節點，所述第二 NMOS晶體管的 柵極節點耦合到偏壓節點，使得所述第二 NMOS晶體管傳導。 在再一方面，提供一種能耐受跳回的驅動器，所述能耐受跳回的驅動器包含電平 移位器電路，其經配置以在輸出節點處提供高電壓；及反相器電路，其具有耦合到所述輸出 節點的輸入節點，所述電平移位器電路及所述反相器電路中的至少一者包括第一NMOS晶 體管，其具有相關聯的寄生雙極晶體管，所述第一 NMOS晶體管的源極節點耦合到輔助電路 的輸出節點，所述輔助電路經配置以在所述第一NMOS晶體管處于不傳導狀態(關斷)時在 所述第一NMOS晶體管的源極節點處提供偏壓電位，所述偏壓電位防止所述相關聯的寄生 雙極晶體管接通；及第二NMOS晶體管，其與所述第一NMOS晶體管串聯，所述第二NMOS晶體 管的源極節點耦合到所述第一 NMOS晶體管的漏極節點，所述第二 NMOS晶體管的柵極節點 耦合到偏壓節點，使得所述第二NMOS晶體管傳導。
在又一方面，提供一種存儲器裝置，所述存儲器裝置包含高電壓倍增器模塊；電
4平移位器電路，其經配置以在輸出節點處提供高電壓；及反相器電路，其具有耦合到所述輸 出節點的輸入節點，所述電平移位器電路及所述反相器電路中的至少一者包括第一NMOS 晶體管，其具有相關聯的寄生雙極晶體管，所述第一 NM0S晶體管的源極節點耦合到輔助電 路的輸出節點，所述輔助電路經配置以在所述第一NMOS晶體管處于不傳導狀態(關斷)時 在所述第一 NMOS晶體管的源極節點處提供偏壓電位，所述偏壓電位防止所述相關聯的寄 生雙極晶體管接通；及第二NMOS晶體管，其與所述第一NMOS晶體管串聯，所述第二NMOS晶 體管的漏極節點耦合到輸出節點且所述第二 NMOS晶體管的源極節點耦合到所述第一 NMOS 晶體管的漏極節點，所述第二 NMOS晶體管的柵極節點耦合到偏壓節點，使得所述第二 NMOS 晶體管處于傳導(接通)狀態。
在附圖的各種圖中以舉例方式而非限制方式圖解說明一些實施例，在附圖中
圖1是描繪用于防止跳回電流的方案的實例性實施例的電路圖；
圖2圖解說明具有相關聯的寄生雙極晶體管的NMOS晶體管的結構的實例性實施 例； 圖3圖解說明NMOS晶體管的實例性I-V特性，其顯示跳回電流； 圖4是描繪用于防止NM0S晶體管中的跳回電流的方案的實例性實施例的電路
圖； 圖5是圖解說明用于防止包括NMOS晶體管的電路中的跳回電流的方法的實例性 實施例的高級流程圖； 圖6是圖解說明包括用于防止跳回電流的串聯NMOS晶體管和輔助電路的驅動器 電路的實例性實施例的電路圖； 圖7是圖解說明包括用于防止跳回電流的串聯NMOS晶體管和輔助電路的驅動器 電路的另一實例性實施例的電路圖；及 圖8是圖解說明包括能耐受跳回電流的驅動器的存儲器裝置的實例性實施例的 框圖。
具體實施例方式
將描述用于通過使用電壓放大器進行電流模式數據感測和傳播的實例性方法和 電路。在下文說明中，出于解釋目的，闡述了具有實例特有細節的眾多實例以便提供對各實 例性實施例的透徹了解。然而，所屬領域的技術人員將明了，也可在沒有所述實例特有細節 的情況下實踐本發明的實例。 本文描述的一些實例性實施例可包括用于防止集成電路的N通道MOS(NMOS)晶體 管中的跳回電流的方法和電路。實例性實施例可包括防止電路中的跳回電流，所述電路包 括具有相關聯的寄生雙極晶體管的第一 NMOS晶體管。第二 NMOS晶體管可與第一 NMOS晶 體管串聯連接。第二NMOS晶體管的柵極節點可耦合到偏壓節點，使得第二NMOS晶體管處 于傳導(接通)狀態。 耦合到第一NMOS晶體管的源極節點的輔助電路可經配置以在第一NMOS晶體管處 于不傳導狀態(關斷)時在第一NMOS晶體管的源極處提供偏壓電位。所述偏壓電位可防止相關聯的寄生雙極晶體管接通，因此減少第一 NM0S晶體管中的跳回的機會。 圖1是描繪用于防止跳回電流的方案的實例性實施例的電路圖100。所示電路包
括串聯連接于高電壓節點(例如，VM)與接地之間的第一NMOS晶體管(例如，晶體管110)
及第二 NMOS晶體管(例如，晶體管120)。如圖2中所示及下文所論述，晶體管110、120中
的每一者可具有相關聯的寄生雙極晶體管。 在沒有晶體管120的情況下，如果晶體管110以某一值的高電壓直接連接到高電壓節點，所述高電壓的值取決于特征大小(例如，對于約250納米(nm)的特征大小，約為16伏)，及連接到Vei節點的電壓，那么可在所述晶體管的柵極-漏極結處發生擊穿，從而產生流過所述晶體管的漏極-源極節點的跳回電流(下文所論述)。然而，將晶體管120與晶體管110串聯連接且將晶體管120的柵極節點耦合到Vm可防止在晶體管120中形成跳回電流且減少晶體管110中的跳回電流的機會。 為理解跳回電流的形成，顯示具有相關聯的寄生雙極晶體管260的NMOS晶體管的結構的橫截面圖200(參見圖2)。相關聯的寄生雙極晶體管260為n-p-n晶體管，其是由NMOS晶體管的漏極230、 p阱區(可通過P+區250接近)的p型材料及源極240形成的。電阻器280可表示與p阱區相關聯的寄生電阻。 在NMOS晶體管的正常操作中，相關聯的寄生雙極晶體管260是關斷的且因此在晶體管操作中不起作用。當通過將Ve設定為零而關斷NMOS晶體管時，柵極_漏極結處的電壓降VM在所述結處誘發耗盡區。將Vm増加到某一惶(例如，所述結的擊穿電壓)可起始雪崩擊穿，從而導致釋放正電荷，當所述正電荷穿過寄生電阻器280時可使相關聯的寄生雙極晶體管260的基極處的電位升高。使相關聯的寄生雙極晶體管260的基極電位達到且超出某一閾值電平的此升高可致使相關聯的寄生雙極晶體管260的基極-射極結(例如，p阱與源極240之間的結)傳導，借此接通相關聯的寄生雙極晶體管260并在NMOS晶體管的漏極與源極之間形成泄漏電流(例如，跳回電流)。 圖3圖解說明例如圖2的NMOS晶體管的NMOS晶體管的實例性I_V特性300，其顯示跳回電流。I-V特性300包括曲線310、320、330及340。曲線310可表示正常的反向偏壓P_n結(例如，NMOS晶體管中的柵極_漏極結)。曲線320顯示跳回行為，跳回行為是在將NMOS的柵極電壓Ve設定為零且施加到NMOS晶體管的漏極的電壓VM高于擊穿電壓(VBD)時穿過相關聯的寄生雙極晶體管260的泄漏的結果。由曲線330顯示的跳回電流指示當柵極電壓增加到較高電平(例如，5伏)時的較不嚴重情形。當Ve電壓連接到VM時，如由曲線340顯示，可完全消除跳回電流。 基于上文論述，將晶體管120(參見圖1)的V^節點連接到Vm可使晶體管120無跳回泄漏。然而，晶體管110(120(參見圖1)的情形可多少有些不同。當^耦合到VM時，晶體管120的漏極處的電位僅可升高到VM-VT的最大值(最壞情況)，其中VT表示晶體管120的閾值電壓(通常，大約為l伏)。此電壓可小于NMOS晶體管的擊穿電壓VBD且防止晶體管110(參見圖1)中的跳回。 跳回電流可極大地減少遞送到負載的電壓。所述跳回電流還可損壞其路徑中的裝置并導致可靠性問題。因此，即使在VM-VT的漏極節點電壓的情況下，也可具有采取額外措施來保護晶體管110(參見圖1)不開始跳回的正當理由。如從圖2所見，防止寄生雙極晶體管260接通的一種方式是升高NMOS晶體管的源極節點240處的電位。升高源極節點240處的電位可防止相關聯的寄生雙極晶體管260的基極-射極結傳導，且可使相關聯的寄生雙極晶體管260處于關斷狀態，即使在NMOS晶體管(例如，圖1中的晶體管110)進入關斷狀態時(例如，當Vei (參見圖1)設定為零時)。 在實例性實施例中，源極240處的電位可升高到供電電壓Vcc的電位(例如，3或5伏)。舉例來說，在圖4中所示的電路400中，防止晶體管420及410兩者中的跳回電流。如上文參照晶體管120所論述，晶體管420沒有跳回電流，因為晶體管420的柵極耦合到VM(參見上文對圖3的論述)。對于晶體管410，降低漏極電壓(例如，降低到VM-VT的最壞情況值)且同時升高源極節點的電位可保護晶體管410免受跳回電流。在晶體管410因輸入電壓Vn而關斷時(例如，當電壓Vn處于零伏時)升高晶體管410的源極節點的電位可通過在節點460與晶體管410的漏極節點之間連接輔助電路(例如，反相器430)來實現。當輸入電壓Vn在0伏與VM之間變化時，邏輯電路可將節點460處的電壓VI2控制為在Vcc與O伏之間變化。因此，當晶體管410的柵極節點450經由輸入電壓V工連接到接地(例如，零伏)時，反相器將晶體管410的源極節點440設定為Vcc。反相器430由供電電壓Vcc供電，如圖4中所示。 —些實例性實施例可包括采用上述技術使其能耐受跳回的輔助電路。所述輔助電路可使用大于V①的偏壓電壓(例如，當VM約為16伏時，約為10伏)。此可進一步確保防止在晶體管410中形成跳回電流。 圖5是圖解說明方法500的實例性實施例的高級流程圖，所述方法500用于防止包括NMOS晶體管的電路中的跳回電流。方法500涉及包括具有相關聯的寄生雙極晶體管(例如，圖2中的相關聯的寄生雙極晶體管260)的第一 NMOS晶體管(例如，圖1中的晶體管110或圖4中的晶體管410)的電路。在操作510處，可將第二NM0S晶體管(例如，圖l中的晶體管120或圖4中的晶體管420)與第一NMOS晶體管串聯連接(例如，在第一NMOS晶體管與Vm(圖1中)或V^(圖4中)之間)。 可將第二 NMOS晶體管的柵極節點連接到偏壓節點以使第二 NMOS晶體管無跳回電流(操作520)。如上文所論述且如圖4中所示，將第二NM0S晶體管的柵極節點連接到VM，使得第二 NMOS晶體管處于傳導(接通)狀態。在操作530處，可將第一 NMOS晶體管的源極節點耦合到輔助電路(例如，圖4中的反相器430)。 所述輔助電路可經配置以在第一NMOS晶體管處于關斷狀態時在第一NMOS晶體管的源極處提供偏壓電位。舉例來說，在當低輸入(例如，Vn = 0)使第一NMOS晶體管關斷時的情況下，將反相器430連接于具有電壓VI2的節點460與NMOS的源極節點之間以提供
高電壓(例如，Vcc)并以Vcc向源極節點施加偏壓以進一步防止相關聯的寄生雙極晶體管接
通(如上文所論述)且因此防止NMOS晶體管中的跳回電流。 圖6是圖解說明包括用于防止跳回電流的串聯NMOS晶體管和輔助電路的驅動器電路600的實例性實施例的電路圖。驅動器電路600包括電平移位器610和兩個CMOS反相器級630及640。電平移位器610操作以在節點650處的輸入為低(例如，處于零O伏)時在電平移位器610的輸出節點619處提供電壓VM。電平移位器610包括串聯連接的NM0S晶體管616及618(分別與晶體管620及622)，所述晶體管使其柵極節點連接到Vm，及鋪助電路(例如，反相器)624、626及628，如上文所論述，此可分別防止NMOS晶體管620及622中的跳回電流。
7
此處簡要論述電平移位器610的操作。當節點650處的輸入為零伏時，晶體管620 及622的柵極節點因反相器624的操作而分別處于Vcc及零。同時，晶體管620及622的源 極節點分別因輔助電路626及628的操作而被偏壓為零及Vrc。因此，晶體管620及622分 別接通和關斷，從而在PMOS晶體管615的柵極節點處產生低電壓(約為零伏)，而此又使 PM0S晶體管615變成傳導狀態，從而導致在電平移位器610的輸出節點619處提供VM。
由于晶體管622為關斷，在沒有串聯連接的NM0S晶體管618和輔助電路624、626 及628的情況下，晶體管622中的跳回電流將不允許在電平移位器610的輸出節點619處提 供電壓VM。然而，使用如上文所論述的串聯連接的NMOS晶體管618和輔助電路626及628 可防止晶體管622中的跳回電流。CMOS反相器級630及640是共用反相器，除串聯連接的 晶體管636及644和輔助電路(例如，反相器)643之外。在CMOS反相器級630及640中， 將串聯連接的NM0S晶體管636及644的柵極節點耦合到VM且由反相器643提供的晶體管 638及646的源極節點處的適當偏壓(例如，當晶體管638及646中的一者為關斷時，為Vcc) 可在晶體管638及646中的任一者處于關斷狀態時防止在晶體管638及646中形成跳回電 流。 在實例性實施例中，還可使用類似于上文針對NMOS晶體管636及644所論述技術 的技術來保護PM0S晶體管614、615、634及642以防止跳回電流。同樣，可使用采用上述技 術的輔助電路來使其能耐受跳回。所述輔助電路可使用大于V①的偏壓電壓(例如，當VM約 為16伏時，約為10伏)。此可進一步確保防止在晶體管620、622、638及646中形成跳回電 流。 圖7是圖解說明包括用于防止跳回電流的串聯NMOS晶體管和輔助電路的驅動器 電路700的實例性實施例的電路圖。在驅動器電路700中，通過依賴于輔助電路(例如，反 相器)716、720及718在NMOS晶體管712及714中的一者處于關斷狀態時將所述NMOS晶體 管的源極節點耦合到Vrc來保護電平移位器710部分以防止跳回電流。CMOS反相器級730 及740防止跳回電流的保護方案類似于圖6中的CMOS反相器級630及640的保護方案。使 用串聯連接的NMOS晶體管722及724和輔助電路(例如，反相器)738及742來保護晶體 管732及734以防止形成跳回電流。 圖8是圖解說明包括能耐受跳回的驅動器的存儲器裝置800的實例性實施例的框 圖。存儲器裝置800可包括電壓倍增器模塊820以提供用于編程存儲器裝置800的高電壓 (例如，16到20伏)。可通過能耐受跳回的驅動器830來切換電壓倍增器模塊820的高電 壓輸出。能耐受跳回的驅動器830可包括一個或一個以上電平移位器電路及若干反相器電 路(例如，圖6中的電平移位器610及反相器級630或640)。所述電平移位器及反相器電 路可采用上文描述的技術(例如，如上述適當的串聯NMOS晶體管和輔助電路)來防止跳回 電流。存儲器裝置的其它模塊也可使用所述技術來保護裝置免受跳回電流危害。
已描述了用于防止MOS集成電路的NMOS晶體管中的跳回電流的方法和電路。雖 然已描述了本發明實施例，但將明了 ，可對這些實施例作出各種修改及改變。因此，應將說 明書及圖式視為僅具有說明意義而非限制意義。 本發明摘要經提供以符合37 C. F. R. § 1. 72 (b)。所述發明摘要將允許讀者快速地 查明技術揭示內容的性質。所述發明摘要是在其將不用來闡釋或限制權利要求書的理解下 提交的。另外，在上文具體實施方式
中，可看到，出于簡化本發明的目的將各種特征集合到單個實施例中。不應將本發明的此方法闡釋為限制權利要求書。因此，上述權利要求書以 此方式并入到具體實施方式
中，其中每一權利要求本身作為單獨的實施例。
權利要求
一種用于防止電路中的跳回電流的方法，所述電路包括具有相關聯的寄生雙極晶體管的第一N通道MOS(NMOS)晶體管，所述方法包含將第二NMOS晶體管與所述第一NMOS晶體管串聯連接；將所述第二NMOS晶體管的柵極節點耦合到偏壓節點，使得所述第二NMOS晶體管處于傳導狀態；及將所述第一NMOS晶體管的源極節點耦合到輔助電路的輸出節點，所述輔助電路經配置以在所述第一NMOS晶體管處于不傳導狀態(關斷)時在所述第一NMOS晶體管的源極處提供偏壓電位，所述偏壓電位防止所述相關聯的寄生雙極晶體管接通。
2. 根據權利要求1所述的方法，其中將所述第二 NMOS晶體管與所述第一 NMOS晶體管 串聯連接包括將所述第一 NMOS晶體管的漏極節點耦合到所述第二NMOS晶體管的源極節 點。
3. 根據權利要求2所述的方法，其中所述第二NM0S晶體管的漏極節點形成所述電路的 輸出節點。
4. 根據權利要求l所述的方法，其中將所述第二NMOS晶體管的所述柵極節點耦合到所 述偏壓節點包括將所述偏壓節點連接到所述電路的最高電壓節點。
5. 根據權利要求l所述的方法，其中配置所述輔助電路以在所述第一NMOS晶體管的所 述源極節點處提供正偏壓電位。
6. —種能耐受跳回的電路，其包含第一NMOS晶體管，其具有相關聯的寄生雙極晶體管，所述第一NMOS晶體管的源極節點 耦合到輔助電路的輸出節點，所述輔助電路經配置以在所述第一 NMOS晶體管處于不傳導 狀態(關斷)時在所述第一NMOS晶體管的所述源極節點處提供偏壓電位，所述偏壓電位防 止所述相關聯的寄生雙極晶體管接通；及第二 NMOS晶體管，其與所述第一 NMOS晶體管串聯，所述第二 NMOS晶體管的源極節點 耦合到所述第一NMOS晶體管的漏極節點，所述第二NMOS晶體管的柵極節點耦合到偏壓節 點，使得所述第二 NMOS晶體管傳導。
7. 根據權利要求6所述的電路，其中所述第二NM0S晶體管的漏極節點形成所述能耐受 跳回的電路的輸出節點。
8. 根據權利要求6所述的電路，其中所述偏壓節點連接到所述電路的最高電壓節點。
9. 根據權利要求6所述的電路，其中所述輔助電路經配置以在所述第一NM0S晶體管的 所述源極節點處提供正偏壓電位。
10. —種能耐受跳回的驅動器，其包含 電平移位器電路，其經配置以在輸出節點處提供高電壓；及反相器電路，其具有耦合到所述輸出節點的輸入節點，所述電平移位器電路及所述反 相器電路中的至少一者包括第一NMOS晶體管，其具有相關聯的寄生雙極晶體管，所述第一NMOS晶體管的源極節點 耦合到輔助電路的輸出節點，所述輔助電路經配置以在所述第一NMOS晶體管處于不傳導 狀態(關斷)時在所述第一NMOS晶體管的所述源極節點處提供偏壓電位，所述偏壓電位防 止所述相關聯的寄生雙極晶體管接通；及第二 NMOS晶體管，其與所述第一 NMOS晶體管串聯，所述第二 NMOS晶體管的源極節點耦合到所述第一 NM0S晶體管的漏極節點，所述第二 NMOS晶體管的柵極節點耦合到偏壓節 點，使得所述第二 NMOS晶體管傳導。
11. 根據權利要求io所述的能耐受跳回的驅動器，其中所述偏壓節點連接到所述電路的最高電壓節點。
12. 根據權利要求IO所述的能耐受跳回的驅動器，所述第二NMOS晶體管的漏極節點形 成所述電平移位器電路及所述反相器電路中的所述至少一者的輸出。
13. 根據權利要求IO所述的能耐受跳回的驅動器，其中所述輔助電路經配置以在所述 第一 NMOS晶體管的所述源極節點處提供正偏壓電位。
14. 一種存儲器裝置，其包含 高電壓倍增器模塊；電平移位器電路，其經配置以在輸出節點處提供高電壓；及反相器電路，其具有耦合到所述輸出節點的輸入節點，所述電平移位器電路及所述反 相器電路中的至少一者包括第一NMOS晶體管，其具有相關聯的寄生雙極晶體管，所述第一NMOS晶體管的源極節點 耦合到輔助電路的輸出節點，所述輔助電路經配置以在所述第一NMOS晶體管處于不傳導 狀態(關斷)時在所述第一NMOS晶體管的所述源極節點處提供偏壓電位，所述偏壓電位防 止所述相關聯的寄生雙極晶體管接通；及第二 NMOS晶體管，其與所述第一 NMOS晶體管串聯，所述第二 NMOS晶體管的漏極節點 耦合到輸出節點且所述第二 NMOS晶體管的源極節點耦合到所述第一NMOS晶體管的漏極節 點，所述第二NMOS晶體管的柵極節點耦合到偏壓節點，使得所述第二NMOS晶體管處于傳導 (接通)狀態。
全文摘要
本發明涉及能耐受跳回的集成電路，其中提供一種用于防止MOS集成電路的NMOS晶體管中的跳回電流的方法和電路。實例性實施例可包括防止電路中的跳回電流，所述電路包括具有相關聯的寄生雙極晶體管的第一NMOS晶體管。第二NMOS晶體管可與所述第一NMOS晶體管串聯連接。所述第二NMOS晶體管的柵極節點可耦合到偏壓節點，使得所述第二NMOS晶體管處于傳導(接通)狀態。耦合到所述第一NMOS晶體管的源極節點的輔助電路可經配置以在所述第一NMOS晶體管處于不傳導狀態(關斷)時在所述第一NMOS晶體管的所述源極節點處提供偏壓電位。
文檔編號H03K19/007GK101753127SQ200910246270
公開日2010年6月23日 申請日期2009年12月11日 優先權日2008年12月12日
發明者吳先良 申請人:愛特梅爾公司