專利名稱：互補輸入的循環折疊增益自舉跨導運算放大器的制作方法
技術領域：
本發明屬于微電子學與固體電子學領域的超大規模集成電路設計，涉及一種新型
增益自舉放大器電路，可以用于模數轉換電路，濾波器等模擬信號處理電路的設計。
背景技術：
本發明涉及諸如高速模數轉換器等高性能開關電容電路中高速增益自舉運算放大器的設計。運算放大器是很多模擬電路最重要的模塊之一，廣泛應用于模數轉換電路，濾波器等模擬信號處理電路中。通常決定了高性能開關電容電路能夠達到的精度、速度和功耗等指標。在開關電容電路中，負載通常為純電容性質，此時單級運算跨導放大器(0TA)功耗優于多級的運算放大器，并且帶有增益自舉結構的單級運算放大器可以提供非常高的增益。因此，傳統的折疊式增益自舉OTA放大器獲得了廣泛的應用。但是，傳統的折疊式增益自舉OTA放大器具有速度慢、功耗大等缺點。 一方面，集成電路的工作速度日益提高；另一方面，目前消費電子領域，以電池為電力的移動便攜設備要求電路的功耗盡可能低，從而延長移動便攜設備的使用時間。 針對上述情況，本發明提出了一種具有互補輸入的循環折疊增益自舉OTA。
發明內容
為了克服現有折疊式增益自舉OTA速度慢、功耗大的不足，本發明設計了新型互補循環折疊增益自舉OTA。本發明目的在于提高增益自舉OTA的單位增益帶寬GBW，以提高運算放大器的工作速度，并降低增益自舉OTA的功耗。使用本發明，可以提高諸如高性能模數轉換器的高性能開關電容的速度，或者降低功耗。
本發明的特征在于， 含有N型互補輸入支路、P型互補輸入支路、分別和所述兩個互補支路相連的偏置電壓晶體管部分、偏置尾電流晶體管部分和共源共柵晶體管，以及分別和所述兩個共源共柵晶體管部分相連的輔助放大器，其中 P型互補輸入支路，含有第一 PMOS管Mla、第二 PMOS管Mlb、第三PMOS管M2b和第四PMOS管M2a，其中第一 PMOS管Mla的柵極、第二 PMOS管Mlb的柵極都與輸入的兩個全差分信號中的一個VINN差分信號相連，第三PMOS管M2b的柵極、第四PMOS管M2a的柵極都與所述輸入的兩個全差分信號中的另一個VINP差分信號相連；所述偏置電壓晶體管部分采用一個第五PMOS管MO，漏極同時與所述第一至第四共四個PMOS管Mla、 Mlb、 M2b、M2a的源極相連，該第五PMOS管M0的柵極輸入第一偏置電壓Vbpl ;第一 NMOS管M3a、第二NMOS管M3b、第三NMOS管M4b、第四NMOS管M4a四個共地的NMOS管組成了所述P型互補輸入支路的偏置尾電流晶體管部分，其中第一 NMOS管M3a的柵極和第二 NMOS管M3b的柵極互連后再與所述第三PMOS管M2b的漏極相連，第三NMOS管M4b的柵極與第四NMOS管M4a的柵極互連后再與所述第二 PMOS管Mlb的漏極相連；第五NMOS管M5、第六NMOS管M6、第七NMOS管Mll、第八NMOS管M12這四個NMOS管共同構成了所述P型互補輸入支路的共源共柵晶體管對部分，其中第五NMOS管M5的源極同時與所述第一 PMOS管Mia的漏極、第一NMOS管M3a的漏極相連，第六NMOS管M6的源極同時與所述第四PMOS管M2a的漏極、第四NMOS管M4a的漏極連接，第七NMOS管Mil的源極和所述第二 NMOS管M3b的漏極相連，第八NMOS管(M12)的源極和所述第三NMOS管(M4b)的漏極相連，第七NMOS管Mil的漏極和所述第三PMOS管M2b的漏極相連，第八NMOS管M12的漏極和所述第二 PMOS管Mlb的漏極相連，第七NMOS管Mil的柵極和第八NMOS管M12的柵極互連后接第二偏置電壓Vbn2 ;
N型互補輸入電路，含有第九NMOS管M14a、第十NMOS管M14b、第^^一 NMOS管M15b、第十二 NMOS管M15a共四個NMOS管，其中第九NMOS管M14a、第十NMOS管M14b這兩個NMOS管的柵極都連接到所述VINN差分信號，第^^一 NMOS管M15b、第十二 NMOS管M15a這兩個NMOS管的柵極都連到所述VINP差分信號；所述N型互補輸入支路的偏置電壓晶體管部分是一個第十三NMOS管M13，其源極接地，漏極和所述四個NMOS管M14a、 M14b、 M15b、M15a的漏極相連，而該偏置電壓部分的第十三NMOS管M13的柵極接共模控制信號VCMFB ;所述N型互補輸入支路的偏置尾電流管部分由第六PMOS管M9a、第七PMOS管M9b 、第八PMOS管M10b、第九PMOS管M10a這四個PMOS管構成，其中所述四個PMOS管M9a、 M9b、 M10b、M10a的源極都連到所述電源電壓VDD ;所述N型互補輸入支路的共源共柵晶體管對部分由第十PMOS管M7、第^^一 PMOS管M8、第十二 PMOS管M16、第十三PMOS管M17這四個PMOS管M7、 M8、 M16、 M17構成，其中第十PMOS管M7的源極同時和所述第六PMOS管M9a的漏極、第九NMOS管M14a的漏極相連，第i^一 PMOS管M8的源極同時和所述第九PMOS管M10a的漏極、第十二 NM0S管M15a的漏極相連，第十二 PMOS管M16的漏極同時和所述第六PMOS管M9a的柵極、第七PM0S管M9b的柵極以及所述第i^一NM0S管M15b的漏極相連，第十三PMOS管M17的漏極同時和所述第八PMOS管M10b的柵極、第九PMOS管M10a的柵極以及所述第十NMOS管M14b的漏極相連，第十二 PMOS管M16的柵極和第十三PMOS管M17柵極都連接到所述第三偏置電壓Vbp2， 第十PMOS管M7和所述第五NMOS管M5的漏極相連輸出VOUTP差分信號，第i^一PMOS管M8和所述第六NMOS管M6的漏極相連，輸出VOUTN差分信號，所述VOUTP和VOUTN這兩個差分信號共同構成全差分輸出， 輔助放大器，包含Pboost放大器和Nboost放大器，其中 Pboost放大器，含有四個PMOS管第十四PM0S管M21、第十五PM0S管M23、第十六PMOS管M22和第十七PMOS管M24，八個NMOS管第十四NMOS管M27、第十五NMOS管M29、第十六NMOS管M28、第十七NMOS管M30、第十八NMOS管M25、第十九NMOS管M25、第二十NMOS管M27和第二^^一 NM0S管M31，其中 第十四PMOS管M21和第十六PMOS管M22，這兩者的柵極相連后接第四偏置電壓PVbp 1 ，源極相連后接電源電壓VDD， 第十五PMOS管M23和第十七PMOS管M24，這兩者的柵極相連后接第五偏置電壓PVpb2，第十四NMOS管M27和第十六NMOS管M28，這兩者的柵極相連后接第六偏置電壓PVbn2，第十四NMOS管M27和第十五PMOS管M23這兩者的漏極相連后，產生POUTP輸出信號，輸出到所述第i^一 PMOS管M8的柵極，第十六NMOS管M28和第十七PMOS管M24這兩者的漏極相連后產生POUTN輸出信號，輸出到所述四十PMOS管M7的柵極，第十五NMOS管M29、第十七NMOS管M30以及第二i^一 NMOS管M31，這三者的柵極相連后接第七偏置電壓
6PVbnl ，源極接地，第十五NMOS管M29的漏極和第十四NMOS管M27的源極相連，第十七NMOS 管M30的漏極和第十六NMOS管M28的源極相連， 第十八NMOS管M25、第十九NMOS管M26和第二十NMOS管M27，這三者的源極相連 后接所述第二十一NM0S管M31的漏極，第十八NM0S管M25的漏極同時和所述第十四PMOS 管M21的漏極、第十五PMOS管M23的源極相連，第十八NMOS管M25的柵極PINN輸入信號 來自所述第i^一 PMOS管M8的源極，第十九NMOS管M26的漏極接所述電源電壓VDD，而柵極 PINP的輸入信號來自所述第十一 PMOS管M7的源極，第二十NMOS管M27的漏極同時和所述 第十六PMOS管M22的漏極、第十七PMOS管M24的源極相連，而柵極接第八偏置電壓PVCM，
Nboost放大器，含有八個PMOS管第十八PMOS管M41、第十九PMOS管M44、第 二十PMOS管M43、第二^^一 PMOS管M45、第二十二 PMOS管M46、第二十三PMOS管M47、第 二十四PM0S管M48以及第二十五PM0S管M42，四個NMOS管第二十二NMOS管M49、第二十三 NMOS管M51、第二十四NMOS管M50以及第二十五NMOS管M52，其中 第二十三NMOS管M51和第二十五NMOS管M52，這兩者的源極共地，柵極相連后接 第九偏置電壓NVbnl，第二十二 NMOS管M49和第二十四NMOS管M50，這兩者的柵極相連后 接第十偏置電壓NVbn2，第十九PMOS管M44和第二i^一 PMOS管M45，這兩者的柵極先相連 后接第i^一偏置電壓NVbp2，第十九PMOS管M44漏極和第十七NMOS管M6的柵極，第二i^一 PM0S管M45的漏極和第二十四NM0S管M50的漏極相連后輸出NOUTN輸出信號，送到所述第 五NMOS管M5的柵極，第十八PMOS管M41、第二十五PMOS管M42、第二十PMOS管M43，這三 者的源極互連后接所述電源電壓VDD，柵極互連后接第十二偏置電壓NVbp 1 ，第十八PMOS管 M41的漏極和第十九PMOS管M44的源極相連，第二十PMOS管M43的漏極和第二i^一 PMOS 管M45的源極相連，第二十二PMOS管M46、第二十三PMOS管M47和第二十四PMOS管M48， 其中，這三者的源極相連后接所述第二十五PM0S管M42的漏極，第二十二PM0S管M46的漏 極同時和第二十二NM0S管M49的源極、第二十三NM0S管M51的漏極相連，該第二十二 PMOS 管M46的柵極的NINN輸入信號來自所述第四PMOS管M4a的漏極，第二十三PMOS管M47的 漏極接地，柵極的輸入信號來自第一 PMOS管Mla的漏極，第二十四PMOS管M48的漏極同時 和所述第二十四NMOS管M50的源極、第二十五NMOS管M52的漏極相連，該第二十四PMOS 管M48的柵極的輸入信號為第十三偏置電壓NVCM ; 所述互補輸入的循環折疊增益自舉跨導運算放大器還包含一個共模反饋電路，該
共模反饋電路含有全差分輸出信號的輸入支路和共模反饋控制子電路，其中 全差分輸出信號的輸入支路，是一個由電阻R1和電阻R2串接構成的串聯支路，電
阻Rl的非串聯端接VOUTN差分信號，電阻R2的非串聯端接VOUTP差分信號， 共模反饋控制子電路，含有第二十六PMOS管Ml 18和兩條相互并聯的晶體管串聯
支路，其中 第一條晶體管串聯支路，依次由第二十七PM0S管M119和第二十六NM0S管M121串 接而成，其中第二十七PM0S管M119的柵極接所述電阻R1和電阻R2的串接中點，第二十六 NMOS管M121的柵極和漏極相連后接共模控制信號VCMFB， 第二條晶體串聯支路，由第二十八PMOS管M120和第二十七NMOS管M122串聯而 成，其中，第二十八PMOS管M120的柵極接共模輸入電壓VCM，第二十七NMOS管M122的柵極 和漏極相連，
所述第二十六NM0S管M121和第二十七NMOS管M122的源極共地，第二十六PMOS 管Ml 18，源極接所述電源電壓VDD，漏極接第二十七PMOS管Ml 19、第二十八PMOS管M120這 兩管的源極。 本發明的有益效果是在CADENCE平臺進行SPICE仿真，仿真結果表明，在50pF電 容負載，9mA總電流下，單位增益帶寬為217. lMHz，直流增益95. 95dB，相位裕度70. 26dB。
圖1.本發明互補輸入的循環折疊增益自舉OTA的電路圖。
圖2.根據實例實施的共模反饋電路的電路圖。
具體實施例方式
本發明的技術解決方案參閱圖1。圖1為一個互補輸入的循環折疊增益自舉OTA， 與常規增益自舉OTA不同，其采用了 N型MOS管與P型MOS管支路互補輸入，并且兩個支路 都采用了由Rida S. Assaad和Jose Silva-Martinez在IEEE固態電路雜志在2009年9月 第9巻第2535_2542頁的文章"The Recycling Folded Cascode :A General Enhancement of the Folded Cascode Amplifier"中報道的循環折疊OTA結構。 圖1中晶體管Mla、Mlb、M2a、M2b為P型輸入器件，M14a、M14b、M15a、M15b為N型 輸入器件。VINP、 VINN為全差分輸入信號，VINP加到M2a、 M2b和M15a、 M15b的柵極，VINN 加到Mla、 Mlb和M14a、 M14b的柵極。晶體管M0為P型輸入支路Mla、 Mlb、 M2a、 M2b提供 偏置電流，M13為N型輸入支路M14a、M14b、M15a、M15b提供偏置電流。與此同時，M13提 供一個路徑，以通過在共模反饋電路中產生的信號VCMFB控制輸出V0UTP、 V0UTN的共模分 量。晶體管M3a、M3b和M4a、M4b為P輸入分支的偏置尾電流晶體管，M5、M6和M11、M12為 P輸入分支的共源共柵晶體管對。晶體管M9a、M9b和M10a、M10b為N輸入分支的偏置尾電 流晶體管。M7、 M8和M16、 M17為N輸入分支的共源共柵晶體管對。V0UTP和V0UTN為全差 分輸出。Vbpl為晶體管M0的偏置電壓，Vpb2為晶體管M7、M8、M16、M17的偏置電壓。Vbn2 為晶體管M5、M6、M11、M12的偏置電壓。VDD和GND分別具有1. 8V和0V的電源電壓。
與僅有P型輸入器件的Rida S. Assaad循環折疊0TA相比，本發明互補循環折疊 0TA增加了 N型輸入器件支路，并且N型輸入器件支路與P型輸入器件支路的共源共柵晶體 管M5、 M6和M7、 M8共用了相同的電流。因此更充分的利用了的各個支路的電流，有效的提 高了運放的單位增益帶寬GBW，以提高運放的工作速度。并且由于增加共源共柵自舉電路 Nboost和Pboost，提高了放大器的增益。 輔助放大器Pboost的輸入PINP、PINN連接至節點24、27，輸出P0UTP、P0UTN連接 至節點61、60，PVCM、PVbpl、PVbp2、PVbnl禾P PVbnl為固定的偏置電壓。輔助放大器Nboost 的輸入NINP、 NINN連接至節點14、17，輸出N0UTP、 N0UTN連接至節點63、62， NVCM、 PVCM、 NVbpl、NVbp2、NVbnl、NVbnl、PVbpl、PVbp2、PVbn2和PVbnl為固定的偏置電壓。
圖2是共模反饋電路。電阻R1和R2為共模反饋電路的輸入器件，其一端分別接 0TA的輸出V0UTP和V0UTN，另一端接晶體管M119的柵極。Rl和R2的作用為在M19的柵極 產生OTA全差分輸出電壓中的共模電壓。共模輸入電壓VCM加在晶體管M120的柵極。二極 管連接的晶體管M121和M122是差分對M119和M120的負載，差分對M119和M120所產生的電壓差，經過晶體管M121和1M22，產生在圖1中OTA所用的共模控制信號VCMFB。晶體 管M118為晶體管M119、M120提供偏置電流，Vbpl為M118的偏壓。VDD和GND分別為1. 8V 和OV的電源電壓。 為了驗證性能，在CADENCE平臺進行SPICE仿真。 仿真結果表明，在50pF電容負載，9mA總電流下，單位增益帶寬為217. l腿z。增益
自舉0TA的特性總結如表1。 表1 :增益自舉OTA特性總結
名稱互補循環折疊增益自舉OTA
功耗(mW)16. 2
直流增益(dB)95. 95
單位增益帶寬(MHz)217. 1
相位裕度(deg)70. 26
電容負載(pF)50
權利要求
互補輸入的循環折疊增益自舉跨導運算放大器，其特征在于，含有N型互補輸入支路、P型互補輸入支路、分別和所述兩個互補支路相連的偏置電壓晶體管部分、偏置尾電流晶體管部分和共源共柵晶體管，以及分別和所述兩個共源共柵晶體管部分相連的輔助放大器，其中P型互補輸入支路，含有第一PMOS管(M1a)、第二PMOS管(M1b)、第三PMOS管(M2b)和第四PMOS管(M2a)，其中第一PMOS管(M1a)的柵極、第二PMOS管(M1b)的柵極都與輸入的兩個全差分信號中的一個VINN差分信號相連，第三PMOS管(M2b)的柵極、第四PMOS管(M2a)的柵極都與所述輸入的兩個全差分信號中的另一個VINP差分信號相連；所述偏置電壓晶體管部分采用一個第五PMOS管(M0)，漏極同時與所述第一至第四共四個PMOS管(M1a、M1b、M2b、M2a)的源極相連，該第五PMOS管(M0)的柵極輸入第一偏置電壓(Vbp1)；第一NMOS管(M3a)、第二NMOS管(M3b)、第三NMOS管(M4b)、第四NMOS管(M4a)四個共地的NMOS管組成了所述P型互補輸入支路的偏置尾電流晶體管部分，其中第一NMOS管(M3a)的柵極和第二NMOS管(M3b)的柵極互連后再與所述第三PMOS管(M2b)的漏極相連，第三NMOS管(M4b)的柵極與第四NMOS管(M4a)的柵極互連后再與所述第二PMOS管(M1b)的漏極相連；第五NMOS管(M5)、第六NMOS管(M6)、第七NMOS管(M11)、第八NMOS管(M12)這四個NMOS管共同構成了所述P型互補輸入支路的共源共柵晶體管對部分，其中第五NMOS管(M5)的源極同時與所述第一PMOS管(M1a)的漏極、第一NMOS管(M3a)的漏極相連，第六NMOS管(M6)的源極同時與所述第四PMOS管(M2a)的漏極、第四NMOS管(M4a)的漏極連接，第七NMOS管(M11)的源極和所述第二NMOS管(M3b)的漏極相連，第八NMOS管(M12)的源極和所述第三NMOS管(M4b)的漏極相連，第七NMOS管(M11)的漏極和所述第三PMOS管(M2b)的漏極相連，第八NMOS管(M12)的漏極和所述第二PMOS管(M1b)的漏極相連，第七NMOS管(M11)的柵極和第八NMOS管(M12)的柵極互連后接第二偏置電壓(Vbn2)；N型互補輸入電路，含有第九NMOS管(M14a)、第十NMOS管(M14b)、第十一NMOS管(M15b)、第十二NMOS管(M15a)共四個NMOS管，其中第九NMOS管(M14a)、第十NMOS管(M14b)這兩個NMOS管的柵極都連接到所述VINN差分信號，第十一NMOS管(M15b)、第十二NMOS管(M15a)這兩個NMOS管的柵極都連到所述VINP差分信號；所述N型互補輸入支路的偏置電壓晶體管部分是一個第十三NMOS管(M13)，其源極接地，漏極和所述四個NMOS管(M14a、M14b、M15b、M15a)的漏極相連，而該偏置電壓部分的第十三NMOS管(M13)的柵極接共模控制信號(VCMFB)；所述N型互補輸入支路的偏置尾電流管部分由第六PMOS管(M9a)、第七PMOS管(M9b)、第八PMOS管(M10b)、第九PMOS管(M10a)這四個PMOS管構成，其中所述四個PMOS管(M9a、M9b、M10b、M10a)的源極都連到所述電源電壓(VDD)；所述N型互補輸入支路的共源共柵晶體管對部分由第十PMOS管(M7)、第十一PMOS管(M8)、第十二PMOS管(M16)、第十三PMOS管(M17)這四個PMOS管(M7、M8、M16、M17)構成，其中第十PMOS管(M7)的源極同時和所述第六PMOS管(M9a)的漏極、第九NMOS管(M14a)的漏極相連，第十一PMOS管(M8)的源極同時和所述第九PMOS管(M10a)的漏極、第十二NMOS(M15a)的漏極相連，第十二PMOS管(M16)的漏極同時和所述第六PMOS管(M9a)的柵極、第七PMOS管(M9b)的柵極以及所述第十一NMOS管(M15b)的漏極相連，第十三PMOS管(M17)的漏極同時和所述第八PMOS管(M10b)的柵極、第九PMOS管(M10a)的柵極以及所述第十NMOS管(M14b)的漏極相連，第十二PMOS管(M16)的柵極和第十三PMOS管(M17)柵極都連接到所述第三偏置電壓(Vbp2)，第十PMOS管(M7)和所述第五NMOS管(M5)的漏極相連輸出VOUTP差分信號，第十一PMOS管(M8)和所述第六NMOS管(M6)的漏極相連，輸出VOUTN差分信號，所述VOUTP和VOUTN這兩個差分信號共同構成全差分輸出，輔助放大器，包含Pboost放大器和Nboost放大器，其中Pboost放大器，含有四個PMOS管第十四PMOS管(M21)、第十五PMOS管(M23)、第十六PMOS管(M22)和第十七PMOS管(M24)，八個NMOS管第十四NMOS管(M27)、第十五NMOS管(M29)、第十六NMOS管(M28)、第十七NMOS管(M30)、第十八NMOS管(M25)、第十九NMOS管(M25)、第二十NMOS管(M27)和第二十一NMOS管(M31)，其中第十四PMOS管(M21)和第十六PMOS管(M22)，這兩者的柵極相連后接第四偏置電壓(PVbp1)，源極相連后接電源電壓(VDD)，第十五PMOS管(M23)和第十七PMOS管(M24)，這兩者的柵極相連后接第五偏置電壓(PVpb2)，第十四NMOS管(M27)和第十六NMOS管(M28)，這兩者的柵極相連后接第六偏置電壓(PVbn2)，第十四NMOS管(M27)和第十五PMOS管(M23)這兩者的漏極相連后，產生POUTP輸出信號，輸出到所述第十一PMOS管(M8)的柵極，第十六NMOS管(M28)和第十七PMOS管(M24)這兩者的漏極相連后產生POUTN輸出信號，輸出到所述四十PMOS管(M7)的柵極，第十五NMOS管(M29)、第十七NMOS管(M30)以及第二十一NMOS管(M31)，這三者的柵極相連后接第七偏置電壓(PVbn1)，源極接地，第十五NMOS管(M29)的漏極和第十四NMOS管(M27)的源極相連，第十七NMOS管(M30)的漏極和第十六NMOS管(M28)的源極相連，第十八NMOS管(M25)、第十九NMOS管(M26)和第二十NMOS管(M27)，這三者的源極相連后接所述第二十一NMOS管(M31)的漏極，第十八NMOS管(M25)的漏極同時和所述第十四PMOS管(M21)的漏極、第十五PMOS管(M23)的源極相連，第十八NMOS管(M25)的柵極PINN輸入信號來自所述第十一PMOS管(M8)的源極，第十九NMOS管(M26)的漏極接所述電源電壓(VDD)，而柵極PINP的輸入信號來自所述第十一PMOS管(M7)的源極，第二十NMOS管(M27)的漏極同時和所述第十六PMOS管(M22)的漏極、第十七PMOS管(M24)的源極相連，而柵極接第八偏置電壓(PVCM)，Nboost放大器，含有八個PMOS管第十八PMOS管(M41)、第十九PMOS管(M44)、第二十PMOS管(M43)、第二十一PMOS管(M45)、第二十二PMOS管(M46)、第二十三PMOS管(M47)、第二十四PMOS管(M48)以及第二十五PMOS管(M42)，四個NMOS管第二十二NMOS管(M49)、第二十三NMOS管(M51)、第二十四NMOS管(M50)以及第二十五NMOS管(M52)，其中第二十三NMOS管(M51)和第二十五NMOS管(M52)，這兩者的源極共地，柵極相連后接第九偏置電壓(NVbn1)，第二十二NMOS管(M49)和第二十四NMOS管(M50)，這兩者的柵極相連后接第十偏置電壓(NVbn2)，第十九PMOS管(M44)和第二十一PMOS管(M45)，這兩者的柵極先相連后接第十一偏置電壓(NVbp2)，第十九PMOS管(M44)漏極和第十七NMOS管(M6)的柵極，第二十一PMOS管(M45)的漏極和第二十四NMOS管(M50)的漏極相連后輸出NOUTN輸出信號，送到所述第五NMOS管(M5)的柵極，第十八PMOS管(M41)、第二十五PMOS管(M42)、第二十PMOS管(M43)，這三者的源極互連后接所述電源電壓(VDD)，柵極互連后接第十二偏置電壓(NVbp1)，第十八PMOS管(M41)的漏極和第十九PMOS管(M44)的源極相連，第二十PMOS管(M43)的漏極和第二十一PMOS管(M45)的源極相連，第二十二PMOS管(M46)、第二十三PMOS管(M47)和第二十四PMOS管(M48)，其中，這三者的源極相連后接所述第二十五PMOS管(M42)的漏極，第二十二PMOS管(M46)的漏極同時和第二十二NMOS管(M49)的源極、第二十三NMOS管(M51)的漏極相連，該第二十二PMOS管(M46)的柵極的NINN輸入信號來自所述第四PMOS管(M4a)的漏極，第二十三PMOS管(M47)的漏極接地，柵極的輸入信號來自第一PMOS管(M1a)的漏極，第二十四PMOS管(M48)的漏極同時和所述第二十四NMOS管(M50)的源極、第二十五NMOS管(M52)的漏極相連，該第二十四PMOS管(M48)的柵極的輸入信號為第十三偏置電壓(NVCM)。
2.根據權利要求1所述的互補輸入的循環折疊增益自舉跨導運算放大器其特征在于，所述互補輸入的循環折疊增益自舉跨導運算放大器還包含一個共模反饋電路，該共模反饋電路含有全差分輸出信號的輸入支路和共模反饋控制子電路，其中全差分輸出信號的輸入支路，是一個由電阻(Rl)和電阻(R2)串接構成的串聯支路，電阻(Rl)的非串聯端接VOUTN差分信號，電阻(R2)的非串聯端接VOUTP差分信號，共模反饋控制子電路，含有第二十六PMOS管(M118)和兩條相互并聯的晶體管串聯支路，其中第一條晶體管串聯支路，依次由第二十七PMOS管(M119)和第二十六NMOS管(M121)串接而成，其中第二十七PMOS管(M119)的柵極接所述電阻(Rl)和電阻(R2)的串接中點，第二十六NMOS管(M121)的柵極和漏極相連后接共模控制信號(VCMFB)，第二條晶體串聯支路，由第二十八PMOS管(M120)和第二十七NMOS管(M122)串聯而成，其中，第二十八PMOS管(M120)的柵極接共模輸入電壓(VCM)，第二十七NMOS管(M122)的柵極和漏極相連，所述第二十六NMOS管(M121)和第二十七NMOS管(M122)的源極共地，第二十六PMOS管(M118)，源極接所述電源電壓(VDD)，漏極接第二十七PMOS管(M119)、第二十八PM0S管(Ml20)這兩管的源極。
全文摘要
互補輸入的循環折疊增益自舉運算跨導放大器，屬于運算放大器技術領域。其特征在于包括互補輸入循環折疊差分輸入電路和共源共柵自舉電路。所述共源共柵自舉電路包括輔助運算放大器Nboost和Pboost，所述輔助運算放大器Nboost為由P型輸入晶體管構成折疊運算跨導放大器，所述輔助運算放大器Pboost為由N型輸入晶體管構成折疊運算跨導放大器。本發明通過采用互補輸入的循環折疊跨導并結合共源共柵自舉電路結構，得到了高單位增益帶寬的增益自舉運算放大器，大大提高了自舉運算放大器的工作速度。
文檔編號H03F3/45GK101741329SQ20091024247
公開日2010年6月16日 申請日期2009年12月16日 優先權日2009年12月16日
發明者喬飛, 楊華中, 汪蕙, 魏琦 申請人:清華大學