專利名稱：一種可編程步進延時時基和采樣系統的制作方法
技術領域：
本發明涉及電氣設備技術領域，尤其涉及一種可編程步進延時時基和采樣 系統，主要應用于對高速周期信號等效采樣的設備中，如時域反射計(Time Domain Ref lectometer， TDR)、數字采樣示波器、探地雷達、電纜故障測試儀等。
背景技術：
隨著數字化技術的發展，對數據采集技術的要求越來越高，被處理的模擬信號也 在向高頻、寬帶方面發展，但由于受現有元器件的性能和成本的限制，普通的A/D轉換器很 難對高頻信號實行實時采集，而取而代之的是等效采樣技術。在測量儀器中，常用的等效采 樣的方法主要有兩種順序等效采樣和隨機等效采樣。 順序等效采樣根據被測信號周期性重復的特點，在被測信號不同相位時刻高速開 啟取樣頭取樣，獲取被測信號不同相位的幅度值，再根據相位將幅度連續排列，從而真實 地重構出原始信號。具體做法是在每個重復的觸發事件之后延遲一段很短的時間(記為 At)，產生高速選通脈沖信號，打開取樣頭獲取采樣值。同時任何定時抖動或觸發點的變化 都將導致采樣點的相位誤差，相位誤差的存在使得在重組信號時導致重建波形失真。因此 如何在觸發事件之后與之準確同步，并精確的按照預定的延遲時間A t產生高速選通脈沖 信號，控制取樣頭開啟是順序等效采樣的關鍵技術。這就是順序等效采樣系統中的精密步 進延時時基電路。 在很多情況下，被采樣的信號周期較長、占空比小，而所關注的脈沖信號持續時間 很短，一些典型的例子如時域反射計、脈沖體制雷達、激光測距雷達等，其脈沖信號持續時 間小于100納秒，而重復周期長達數十毫秒。所以精密步進延時時基電路還要有足夠長的 時間采集范圍，可以對長周期短占空比的信號進行精確定時采樣。 取樣頭觸發信號和脈沖源的觸發信號是同步的，因此一般是同時產生的，為了采 集到脈沖源階躍前的信號，取樣頭觸發信號必須超前于脈沖源的觸發信號。傳統方法是在 脈沖源觸發信號前增加額外的延遲電路以及電平轉換電路，但是這種方法會產生額外的抖 動誤差，而抖動會直接影響等效采樣的水平時基的穩定性，所以需要提供一種降低抖動的 信號延遲方法。 傳統的步進延時電路有斜波比較方式和DDS (Direct DigitalSynthesizer，直接 數字式頻率合成器)方式以及可編程延遲芯片方式等。 斜波比較法是將一個快斜波信號與一個階梯波信號通過比較器來得到步進脈沖， 該方式實質是將電壓差轉換為時間差。可以通過改變斜波斜率或階梯波階梯電壓調節步進 時間值At，前者調節快斜波充電電容容量改變，后者通過調整放大器增益來改變。無論哪 種途徑要精確、快速調整At，都很困難。用全模擬電路構成步進延時脈沖電路結構復雜， 調試非常麻煩，且容易受到噪聲、溫度等影響。DDS技術是一種把一系列數字形式信號通過 DAC轉換成模擬形式信號的合成技術。目前使用最廣泛的一種DDS方式是利用高速存儲器 做查詢表，然后通過高速DAC產生已經用數字形式存入的正弦波。但是DDS的一個明顯的缺點是相位噪聲大、頻譜雜散分量較高，步進延時電路輸出用于打開高速取樣頭，DDS的缺 點容易造成較大取樣誤差。 有些等效采樣電路也采用了單片或者多片可編程延遲芯片的方式，但是沒有將粗 延遲和細延遲結合起來，因此信號采集范圍有限；也沒考慮到與重復的觸發脈沖信號準確 同步；為了讓取樣頭觸發信號超前于脈沖源的觸發信號，需要增加額外的延遲電路，效果不 好。
發明內容
本發明的目的就是針對現有技術存在的不足而提供一種結合粗延遲和細延遲產 生可編程無間斷的精確延時采樣信號、可以對長周期短占空比的信號進行精確定時采樣的 可編程步進延時時基和采樣系統。 為了實現上述目的，本發明采用的技術方案是 —種可編程步進延時時基和采樣系統，它包括有時鐘模塊、CPU/FPGA控制模塊 (Field-Programmable Gate Array,現場可編程門陣列)、粗延遲模塊、細延遲模塊；CPU/ FPGA控制模塊的輸出端分別信號連接時鐘模塊、粗延遲模塊、細延遲模塊的輸入端；時鐘 模塊的輸出端分別信號連接粗延遲模塊、細延遲模塊、脈沖源，在預定觸發頻率和預定觸發 時刻產生采樣時基信號；粗延遲模塊的輸出端信號連接細延遲模塊的輸入端，細延遲模塊 的輸出端連接取樣頭； 本發明以預定觸發頻率在預定觸發時刻為采樣系統產生三路同步的采樣觸發信
號，第一路送給CPU/FPGA控制模塊形成AD采樣控制信號，第二路送往脈沖源形成脈沖源觸
發信號，第三路送往粗延遲模塊和細延遲模塊，結合粗延遲模塊和細延遲模塊，經過預定時
間延遲之后送往取樣頭，形成精確的可編程步進延時選通觸發信號，其中 時鐘模塊可以以預定頻率產生周期性采樣觸發信號，也可以接受外部采樣觸發信
號； 當可編程步進延時時基收到采樣觸發信號之后，粗延遲模塊在預先設定的第N個 時鐘周期產生粗延遲結束信號，產生收到觸發信號之后第1個到第N個時鐘周期間的粗延 遲時間； 利用內插原理，在產生粗延遲結束信號之后啟動細延遲模塊，細延遲模塊以10皮 秒的步進分辨率，產生小于1個時鐘周期的細延遲時間； 在所述的粗延遲和細延遲時間結束后，為取樣頭產生選通觸發信號。
具體地說，所述時鐘模塊包含有一頻率為20MHz、周期為50ns時鐘源，用一個8位 計數器和2分頻器對時鐘源進行分頻，產生占空比為50% ，頻率為100kHz的采樣觸發信號， 該采樣觸發信號分成三路第一路送給CPU/FPGA控制模塊作為對取樣頭和AD采樣的同步 信號；第二路送往D觸發器，并用20MHz的時鐘信號進行鎖存后，送往脈沖源作為脈沖源觸 發信號；第三路經另一D觸發器，用20MHz的反向信號進行鎖存，送往粗延遲模塊和細延遲 模塊，作為可編程延遲的使能信號，經過預定時間延遲之后送往取樣頭作為取樣頭觸發信 號。 所述CPU/FPGA控制模塊包括有CPU和FPGA控制邏輯電路，CPU通過預置信號將 可編程時間數據寫入FPGA， FPGA將該數據拆分成粗延遲預置值N和細延遲預置值M，分別寫入粗延遲模塊和細延遲模塊。 所述粗延遲時間和細延遲時間是可編程的，并通過CPU/FPGA控制模塊控制延遲 時間值。 所述采樣觸發信號頻率是可編程的。 所述粗延遲模塊包括一個可編程計數器，可編程計數器收到觸發信號之后對所述 的時鐘模塊進行計數，在預先設定的第N個時鐘邊沿產生粗延遲結束信號，產生收到觸發 信號之后第1個到第N個時鐘周期間的粗延遲時間，粗延遲時間步進分辨率為50ns。
所述細延遲模塊在收到粗延遲結束信號之后啟動，在預先設定的細時間間隔之后 產生細延遲結束信號，進而產生細延遲時間，結合粗延遲時間和細延遲時間產生可編程、 無間斷的精確延時采樣取樣頭觸發信號，取樣頭觸發信號的延遲小于50ns，步進分辨率為 10ps。 所述細延遲模塊由5片基于延時開關陣列方式的高速可編程延時芯片級聯而成， 每片延時芯片延遲不小于10ns，5片延時芯片級聯最長可延遲50ns。 所述細延遲時間最長延遲時間和采樣時鐘模塊的周期一致，細延遲時間滿一個采 樣時鐘周期50ns之后，向粗延遲時間進位，即下一個觸發時鐘到來之后粗延遲時間在N+l 個時鐘周期之后產生粗延遲結束信號，而細延遲時間從Ops開始延遲。
本發明有益效果在于 本發明產生三路同步采樣觸發信號，即AD采樣控制信號、脈沖源觸發信號、取樣 頭觸發信號，結合粗延遲模塊和細延遲模塊，經過預定時間延遲之后送往取樣頭，形成精確 可編程步進延時選通的取樣頭觸發信號，本發明的時基利用電路自身結構特點，不需外部 延遲電路，就可以讓取樣頭選通觸發信號超前于脈沖源的觸發信號一定時間，從而可以采 集到脈沖源階躍前的波形，本發明的系統具有以下優點
1、能夠進行與重復的觸發脈沖信號準確同步； 2、利用自身電路結構特點，不借助外部延遲電路，就能讓取樣頭觸發信號超前于 脈沖源的觸發信號，可以降低抖動、減少額外的誤差； 3、能夠在預定觸發頻率和預定觸發時刻，產生采樣時基信號，其中觸發頻率和觸 發時刻都是可編程的，粗延遲和細延遲時間都是可編程的； 4、粗延遲對50ns時鐘計數，能夠產生任意50ns倍數的時間延遲；細延遲采用內插 原理，能夠在50ns內產生任意10ps倍數的時間延遲； 5、可以對長周期短占空比的信號進行精確定時采樣，具有延時精確、延時范圍長、 實施簡單、調試方便、不易受到噪聲、溫度等影響等優點。
圖1是本發明的電路方框圖； 圖2是本發明的電路原理圖； 圖3是本發明細延遲模塊的電路原理圖； 圖4a是本發明延時小于50ns的時序圖； 圖4b是本發明延時大于50ns的時序圖。
具體實施例方式
下面結合附圖對本發明作進一步的說明，見圖l所示，本發明包括有CPU/FPGA控 制模塊101、時鐘模塊100、粗延遲模塊102、細延遲模塊103， CPU/FPGA控制模塊101的信 號輸出端分別通過信號線連接時鐘模塊100、粗延遲模塊102、細延遲模塊103的信號輸入 端，時鐘模塊100的信號輸出端分別通過信號線連接粗延遲模塊102、細延遲模塊103、脈沖 源，粗延遲模塊102的信號輸出端通過信號線連接細延遲模塊103，細延遲模塊103的信號 輸出端連接取樣頭，CPU/FPGA控制模塊101的數據輸出端分別通過數據線連接粗延遲模塊 102、細延遲模塊103的數據輸入端。 本發明的邏輯控制模塊CPU/FPGA控制模塊101由可編程邏輯門陣列FPGA產 生，時鐘模塊100接受CPU/FPGA控制模塊101發送的時鐘觸發信號(Triger)，產生本發 明所需的時鐘信號和脈沖源觸發信號(PluseTrig)、細延遲模塊103的細延遲觸發信號 (DelayTrig)。粗延遲模塊102實質上是由CPU/FPGA控制模塊101內置的減法計數器產生， 在CPU/FPGA控制模塊101的控制下，通過預置延時數據(DelayData)進行定時延時，延時 結束后產生細延遲模塊103觸發信號進行細延時，再送至取樣作為其觸發信號。
見圖2所示，為了提高系統精度，降低時鐘抖動所帶來的誤差，時鐘模塊100采用 安森美(Onsemi)公司的高速ECL(EmitterCoupleLogic，射極耦合邏輯)芯片來搭建本系統 的時鐘電路。ECL電路的最大特點是其基本門電路工作在非飽和狀態，因此ECL又稱為非飽 和性邏輯。也正因為如此，ECL電路的最大優點是具有相當高的速度。這種電路的平均延 遲時間可達幾個ns數量級甚至更少。當電路從一種狀態過渡到另一種狀態時，對寄生電容 的充放電時間將減少，這也是ECL電路具有高開關速度的重要原因。 時鐘模塊100包括有依次順序信號連接的時鐘源201、電平轉換模塊202、時鐘分 配模塊203、計數器204、二分頻器205、時鐘分配模塊206，時鐘模塊100還包括有兩個D觸 發器207、208，兩個D觸發器207、208均與兩個時鐘分配模塊203、206信號連接。時鐘模塊 100內的高穩時鐘源201頻率為20MHz，由它產生的高穩方波信號通過電平轉換模塊202電 平轉換后，進入時鐘分配模塊203進行時鐘驅動和分配， 一路時鐘信號送往一個8位計數器 204，通過數據端P [7:0]，對20MHz的時鐘進行分頻，分頻的范圍為0 256，然后再通過二 分頻器205，產生占空比為50%、頻率范圍為4kHz 10腿z的可編程方波信號。本發明為 了產生100kHz的方波信號，用計數器204進行100分頻，產生頻率為200kHz的進位信號， 通過二分頻器205，產生占空比為50%的100kHz的方波信號(CLKDIVOUT)。再送往時鐘分 配模塊206進行時鐘驅動、分配。該信號分成3路，1路送給CPU/FPGA控制模塊101作為 對取樣頭和AD采樣的同步信號，即AD采樣控制信號；取一路100kHz的時鐘信號一路送往 帶復位端的D觸發器207，并用20MHz的時鐘信號進行鎖存后，通過SMA (Sub-Miniature-A， 天線接頭)連接器送往脈沖源作為其觸發信號；另一路100kHz信號經帶復位端的D觸發 器208，用20MHz的反向信號進行鎖存，這樣做的目的是巧妙利用電路自身結構，不需外部 延遲電路，就可以讓取樣頭觸發信號比脈沖源的觸發信號超前25ns，由于5片延遲芯片的 固定延遲有llns，實際上取樣頭觸發信號比脈沖源的觸發信號超前約14ns。這樣就可以采 集到脈沖源階躍前的信號，這對于TDR測量設備是很重要的。 用HDL語言或原理圖的方式在CPU/FPGA控制模塊101內產生一個帶復位 (RESET)、預置(PE)、計數使能(CE)等功能的減法計數器作為粗延遲模塊102。計數器的模可根據需要延時的長度而定，模越大，可延時的范圍就越廣。粗延遲模塊102的粗延時計數 器的計數時鐘為時鐘模塊100提供的20MHz的方波信號，其周期為50ns，由此可知，每計數 一個時鐘便向前延時50ns，而延遲的長度由延時數據線決定，其分為2個部分，N為粗延時 計數器的計數數據，M為細延時的延時數據。延時數據線通過延時信號(DelayPE)線進行 預置，其計數使能為方波信號，即時鐘模塊100提供的100kHz信號。 見圖3所示，細延遲模塊103由5片延遲芯片級聯而成。粗延遲模塊102計數完 成后產生粗延遲結束信號(/Rough0ver)信號， 一路送往細延遲模塊103的輸出使能端/EN， 一路送往時鐘模塊100中的D觸發器208的復位端，用于觸發其工作產生細延遲模塊103 的輸入信號。細延遲模塊103是整個步進延時系統的核心部分，決定了可延時的最小時間 間隔，其抖動也直接影響了等效采樣的水平時基的穩定性。為了克服傳統步進延時的缺點 和問題，提高開發效率，降低開發難度，本發明中的細延遲模塊103采用5片安森美公司的 MC100EP195芯片級聯來實現。 MC100EP195是基于延時開關陣列方式的ECL高速可編程延時芯片(PDC)，其內部 由多路開關級聯而成，每個多路開關具有不同的門延時(GateDelay)時間，輸入控制字通 過控制多路開關輸入信號通路來選擇輸入信號經過通路，既而控制信號延時時間。因此多 個開關級聯就構成了一個可編程的延時電路。 本發明設計了一種"粗延時+細延時"的步進延時方案。由圖2可知，粗延遲模塊 102的計數時鐘為20MHz，周期為50ns，而一片MC100EP195的最大可延時范圍為10. 24ns， 因此需要5片ECL高速可編程延時芯片級聯產生50ns細延遲模塊103，即可實現在時間軸 上的無間斷的連續延時。 每片MC100EP195都提供有D [10] 、 CASCADE、 CASCADE、 SETMAX與SETMIN用以進行 級聯。多片級聯時SETMIN、 SETMAX、 CASCADE、 /CASCADE之間相互連接。同時提供數據鎖存 控制信號(LEN)和輸出使能信號(/EN)。 見圖4a、4b所示其中圖4a為延時小于50ns的時序圖，圖4b為延時大于50ns的 時序圖。結合圖1 3，整個步進延時系統的工作過程為時鐘模塊100接受CPU/FPGA控 制模塊101的時鐘觸發信號，并預置計數器204的分頻數據，當開始信號(Start)來后，時 鐘模塊100輸出20MHz時鐘。由于20MHz時鐘經分頻，且經多級芯片延時，因此輸出方波信 號(100kHz)比20MHz時鐘落后幾個ns的時間，當用D觸發器207鎖存后，產生脈沖源觸發 信號。而D觸發器207可通過其復位端用脈沖源復位信號(PulseRst)進行控制。"粗延時 +細延時"的步進延時結構如圖4a、4b所示。根據延時長度，分為兩種情況延時小于50ns 和延時大于50ns。如圖4a所示，延時小于50ns的時候，粗延時計數器數據端P[7:0] =N 二0細延時數據端D[13:0] =M。此時，粗延遲模塊102不工作，當系統復位后，粗延遲結束 信號一直為低電平。因此時鐘模塊100中的D觸發器208復位無效，100kHz信號在20腿z 反向時鐘鎖存后，輸出細延遲觸發信號送至細延遲模塊103的ECL高速可編程延時芯片的 輸入端，根據細延遲模塊103的數據線D [13:0]的值M進行延遲，加上5片ECL高速可編程 延時芯片固定延遲得到輸出采樣信號(SampTrig)，經SMA連接器送至取樣頭作為其觸發信 號。 然后，改變細延遲模塊103的數據預置值，便可向前延遲一定的時間。假設數據輸 入端D[13:0] = 0111，1101100011，則延遲的時間At為
A t = 5*tDelay+tPDCs = 5*2200+l*10240+l*10240+l*10240+(1101100011)*10
= 50390ps 其中tDelay為每片ECL高速可編程延時芯片的固定延遲時間。tPDCs為5片ECL高 速可編程延時芯片總的延遲時間。 當延時時間大于50ns時，根據延時的時間，CPU/FPGA控制模塊101對粗延時計數 器和細延遲模塊103的數據端進行數據預置此時P[7:0] =N，D[13:0] = M。由于方波信號 作為粗延時計數器的計數使能端，如圖4b所示，且以20MHz的反向信號作為計數時鐘，如圖 2所示，對比圖4a和圖4b可知，不管是延時時間是否大于50ns，延時的起點都是一樣的。
當計數器計數到N-1時，輸出粗延遲結束信號，分別送往細延遲模塊103的輸出使 能端和時鐘模塊100中D觸發器208的復位端。由于D觸發器208中的復位為高電平，而 鎖存時鐘為20MHz的反向信號，且此時的觸發器的數據輸入端D為高電平，所以D觸發器 208將在下一個時鐘的下降沿處輸出一個低變高的信號細延遲觸發信號，其距離起點延時 N*50ns。如圖4b所示。此后細延遲觸發信號作為細延遲模塊103的輸入信號進行延時，其 過程與延時時間小于50ns的情況一樣。 假設，延時數據中的M二 00000010， N = 0111， 1101100011，即粗延遲模塊102延
時數據P[7:0] = 00000010，細延遲模塊103的延時數據D[13:0] = 0111,1101100011。由
上述可知，"粗延時+細延時"的總延時時間A t為 A t = tKough+tFine = (00000010*50)ns+50390ps = 150390ps 其中tK。ugh為粗延遲模塊102的延遲時間，tFine為細延遲模塊103的延遲時間。
當然，以上所述僅是本發明的較佳實施例，故凡依本發明專利申請范圍所述的構 造、特征及原理所做的等效變化或修飾，均包括于本發明專利申請范圍內。
權利要求
一種可編程步進延時時基和采樣系統，其特征在于它包括有時鐘模塊、CPU/FPGA控制模塊、粗延遲模塊、細延遲模塊，其特征在于它以預定觸發頻率在預定觸發時刻為采樣系統產生三路同步的采樣觸發信號，第一路送給CPU/FPGA控制模塊形成AD采樣控制信號，第二路送往脈沖源形成脈沖源觸發信號，第三路送往粗延遲模塊和細延遲模塊，結合粗延遲模塊和細延遲模塊，經過預定時間延遲之后送往取樣頭，形成精確的可編程步進延時選通觸發信號，其中時鐘模塊可以以預定頻率產生周期性采樣觸發信號，也可以接受外部采樣觸發信號；當可編程步進延時時基收到采樣觸發信號之后，粗延遲模塊在預先設定的第N個時鐘周期產生粗延遲結束信號，產生收到觸發信號之后第1個到第N個時鐘周期間的粗延遲時間；利用內插原理，在產生粗延遲結束信號之后啟動細延遲模塊，細延遲模塊以10皮秒的步進分辨率，產生小于1個時鐘周期的細延遲時間；在所述的粗延遲和細延遲時間結束后，為取樣頭產生選通觸發信號。
2. 根據權利要求1所述的一種可編程步進延時時基和采樣系統，其特征在于所述時 鐘模塊包含有一頻率為20MHz、周期為50ns時鐘源，用一個8位計數器和2分頻器對時鐘源 進行分頻，產生占空比為50%，頻率為100kHz的采樣觸發信號，該采樣觸發信號分成三路 第一路送給CPU/FPGA控制模塊作為對取樣頭和AD采樣的同步信號；第二路送往D觸發器， 并用20MHz的時鐘信號進行鎖存后，送往脈沖源作為脈沖源觸發信號；第三路經另一D觸發 器，用20MHz的反向信號進行鎖存，送往粗延遲模塊和細延遲模塊，作為可編程延遲的使能 信號，經過預定時間延遲之后送往取樣頭作為取樣頭觸發信號。
3. 根據權利要求1所述的一種可編程步進延時時基和采樣系統，其特征在于所述 CPU/FPGA控制模塊包括有CPU和FPGA控制邏輯電路，CPU通過預置信號將可編程時間數據 寫入FPGA， FPGA將該數據拆分成粗延遲預置值N和細延遲預置值M，分別寫入粗延遲模塊 和細延遲模塊。
4. 根據權利要求1所述的一種可編程步進延時時基和采樣系統，其特征在于所述粗 延遲時間和細延遲時間是可編程的，并通過CPU/FPGA控制模塊控制延遲時間值。
5. 根據權利要求1所述的一種可編程步進延時時基和采樣系統，其特征在于所述采 樣觸發信號頻率是可編程的。
6. 根據權利要求1所述的一種可編程步進延時時基和采樣系統，其特征在于所述粗 延遲模塊包括一個可編程計數器，可編程計數器收到觸發信號之后對所述的時鐘模塊進行 計數，在預先設定的第N個時鐘邊沿產生粗延遲結束信號，產生收到觸發信號之后第l個到 第N個時鐘周期間的粗延遲時間，粗延遲時間步進分辨率為50ns。
7. 根據權利要求1所述的一種可編程步進延時時基和采樣系統，其特征在于所述細 延遲模塊在收到粗延遲結束信號之后啟動，在預先設定的細時間間隔之后產生細延遲結束 信號，進而產生細延遲時間，結合粗延遲時間和細延遲時間產生可編程、無間斷的精確延時 采樣取樣頭觸發信號，取樣頭觸發信號的延遲小于50ns，步進分辨率為10ps。
8. 根據權利要求6所述的一種可編程步進延時時基和采樣系統，其特征在于所述細 延遲模塊由5片基于延時開關陣列方式的高速可編程延時芯片級聯而成，每片延時芯片延 遲不小于10ns， 5片延時芯片級聯最長可延遲50ns。
9.根據權利要求l-8任意一項所述的一種可編程步進延時時基和采樣系統，其特征在于所述細延遲時間最長延遲時間和采樣時鐘模塊的周期一致，細延遲時間滿一個采樣時鐘周期50ns之后，向粗延遲時間進位，即下一個觸發時鐘到來之后粗延遲時間在N+l個時 鐘周期之后產生粗延遲結束信號，而細延遲時間從Ops開始延遲。
全文摘要
本發明涉及電氣設備技術領域，尤其涉及一種可編程步進延時時基和采樣系統，其包括有時鐘模塊、CPU/FPGA控制模塊、粗延遲和細延遲模塊，它以預嬀 觸發頻率在預定觸發時刻為采樣系統產生三路同步采樣觸發信號，第一路送給CPU/FPGA控制模塊形成AD采樣控制信號，第二路送往脈沖源形成脈沖源觸發信號，第三路送往粗延遲模塊和細延遲模塊，經過預定時間延遲之后送往取樣頭，形成精確可編程步進延時選通的取樣頭觸發信號，能夠與重復的觸發脈沖信號準確同步，產生寬范圍、精確步進延時的采樣信號，可以對長周期、短占空比的信號進行精確定時采樣，具有實施簡單、調試方便、不易受到噪聲、溫度影響等優點。
文檔編號H03K17/292GK101783665SQ200910214528
公開日2010年7月21日 申請日期2009年12月31日 優先權日2009年12月31日
發明者吳自偉, 徐地華, 曹勇, 梅領亮, 秦開宇, 連豐慶, 陳伯平, 雷英俊 申請人:廣東正業科技股份有限公司;電子科技大學